고성능 DSP 디자인 구현

최신 버전의 DSP 빌더는 타이밍 기반 Simulink 합성을 지원하는 고급 블록 세트 기능이 특징입니다. 이 기술을 사용하면 몇 분 만에 고성능 디자인을 구현해 거의 최고의 FPGA 성능으로 작동할 수 있습니다. 며칠은 아니더라도 HDL 코드를 수동으로 최적화하는 데 몇 시간이 필요하다는 점을 감안하면 엄청난 속도입니다.

DSP 빌더 고급 블록 세트로 고성능의 복잡한 디지털 신호 처리(DSP) 신호 체인을 빌드하는 것은 매우 간단합니다.

  1. 필요한 시스템 수준 제약 조건을 설정합니다. 이 경우에는 Simulink 내 403MHz에서 6-채널용 클록 속도인 128-tap FIR 필터가 지정되었습니다.
  2. 대상 FPGA 제품을 선택합니다. 장치 제품군에 따라 DSP 블록 아키텍처가 다를 수 있기 때문에 이 정보가 합성 도구에 포함되어야 합니다.
  3. RUN을 클릭합니다.

그림 1 3단계만으로 간단하게 고성능 필터 빌드

DSP 빌더 고급 블록 세트는 신호 체인에 대한 Simulink 설명을 합성합니다. 이때, 지정된 시스템 수준 타이밍 제약 조건을 고려합니다(이 경우, 403.2MHz). 각 FPGA에 맞는 기본 제공 타이밍 모델과 IP 블록의 성능을 활용해 이 도구는 지정된 클록 속도를 달성하는 데 필요한 만큼 파이프라인 레지스터와 제어 논리를 추가합니다.

그림 2에 표시된 결과는 6-채널 FIR 필터이며, HDL 코드를 조정하지 않고도 시스템 성능 408MHz를 달성했습니다.

그림 2. 타이밍이 최적화된 HDL 코드 자동 생성

이 새로운 기능은 응용 프로그램에서 다중 채널 신호 처리 데이터 경로를 디자인하는 데 중요합니다(예: 무선 응용 프로그램에서 멀티 캐리어 및 멀티 안테나의 RF 처리).

자동으로 파이프라인 스테이지 및 레지스터를 추가하고, 시분할 다중화를 구현해 디지털 업컨버터(DUC), 디지털 다운컨버터(DDC), 파고율 저감(CFR), 디지털 전치 왜곡(DPD) 등의 기능에 맞게 고도로 최적화된 디자인을 생성합니다. DSP 빌더 버전 12.0에는 멀티 안테나 및 멀티 캐리어의 WiMAX 디자인, WCDMA DUC 디자인, DDC 디자인 예시가 포함되어 있습니다.