가장 크고 실망스러운 FPGA 설계 과제 중 하나는 마감 타이밍입니다. FPGA 설계에 대한 완전한 타이밍 분석을 수행한 후 하나 이상의 타이밍 보고서가 타이밍 실패를 나타내는 것을 발견하는 것은 매우 일반적입니다. 이 문제를 어떻게 해결할 수 있습니까? 대답이 항상 명확한 것은 아닙니다.
이 수업에서는 설계 전문가가 성능의 "한계를 뛰어넘는" 설계의 타이밍을 맞추기 위해 사용하는 기술을 가르칩니다. 예제 기술에는 일반적인 타이밍 오류에 대한 설계 철저한 분석, 도구 권장 사항에 따른 설정 및 할당 조정, 올바른 클럭 리소스 선택, 최적의 성능을 위한 HDL 코드 조정 등이 포함됩니다.
이 수업은 강의 전용입니다. 랩 기반의 후속 워크숍 수업이 있습니다.