스루풋 컴퓨팅을 위한 동급 최고 수준의 전원 효율성
최근에는 다양한 현대 컴퓨팅 워크로드가 향상된 코어 성능이나 더 높은 코어 밀도를 통해 컴퓨팅 성능을 확장할 수 있는 유연한 CPU 시스템으로 더 잘 처리되고 있습니다. 또한 데이터 센터 서버 아키텍처 및 설계에서 전원 효율성이 더욱 핵심 측면으로 자리 잡고 있습니다. 오늘날 최첨단 다코어 CPU 구현에는 단일 레티클 필드(~800mm2)보다 더 큰 실리콘 영역(스팬)이 필요합니다. 따라서 분리 아키텍처가 필요해지고, 다이 투 다이 통신 대역폭을 극대화하면서 대기 시간 페널티를 최소화하기 위한 고급 패키징 기술이 필요하게 됩니다. 이러한 요구 사항을 충족하기 위해 인텔은 인텔 18A 공정 노드에서 여러 가지 신기술과 고급 패키징 및 조립 기술을 개척했습니다.
그림 1. 2D 및 3D 고급 패키징 기술을 조합하여 연결된 여러 칩렛을 통해 패키지 내에 복잡한 시스템을 생성하는 것을 보여주는 렌더링입니다.
신기술 구성 요소에는 다음이 포함됩니다.
- RibbonFET – 최신 고급트랜지스터 아키텍처입니다.
- PowerVia – 최신 고급 전력 공급 기술입니다.
- Foveros Direct 3D – 활성 칩의 고밀도 직접 스태킹을 지원하는 하이브리드 본딩입니다.
- 임베디드 멀티 다이 인터커넥트 브리지(EMIB) 3.5D – Foveros Direct 3D와 결합된 EMIB 2.5D 기술입니다.
- Intel Foundry FCBGA 2D+ – 고성능에 비용 효율적이고 핀 수가 많은 멀티 다이 패키징입니다.
RibbonFET
RibbonFET는 현대 FinFET 트랜지스터 이후 트랜지스터 아키텍처에 찾아온 가장 큰 변화입니다. 지난 15년 동안 FinFET 아키텍처는 성능과 전원 효율성을 향상하기 위해 개선되고 최적화되었습니다. 그러나 현재의 기술 수준에서 FinFET는 한계에 도달하여 더 이상 성능이나 전력을 추가 제공할 수 없습니다. RibbonFET 트랜지스터는 트랜지스터 게이트를 좁은 실리콘 리본 형태의 채널 전체로 감싸서 FinFET의 정전도를 더욱 향상합니다. 인텔® 제온® 프로세서(코드명 Clearwater Forest)는 인텔의 2세대 RibbonFET 기술(인텔 18A)을 활용하여 주요 컴퓨팅 CPU 칩렛을 구축할 것입니다. RibbonFET는 현재의 FinFET 트랜지스터보다 뛰어난 에너지 효율성을 제공할 것으로 예상됩니다.
그림 2. FinFET 트랜지스터.
그림 3. RibbonFET는 FinFET 이후 트랜지스터 아키텍처의 세대 변화를 나타냅니다(그림 2). 우수한 채널 영역 정전기 제어로 공급 전압을 줄이고 전원 효율성을 향상합니다.
PowerVia
거의 50년 전 최초의 집적회로 이후, 트랜지스터를 연결하는 금속 와이어는 항상 트랜지스터 층 위(전면 인터커넥트)에 있었던 반면, 트랜지스터 아래의 기판은 항상 구조 지지층이었습니다. 인텔은 인텔 20A 공정 노드를 시작으로 이 패러다임을 변화하여 트랜지스터 층(후면 인터커넥트) 아래에 금속 인터커넥트를 도입하고 있습니다. 옛 패러다임에서 전면 인터커넥트 아키텍처는 트랜지스터 간에 전기 신호를 전달하는 전선과 트랜지스터에 전력을 공급하는 전선 사이에서 공유되었습니다. 인텔 20A에 PowerVia 기술을 도입하면서 처음으로 신호 라우팅과 전력 전달이 분리됩니다. 이를 통해 전면 인터커넥트 아키텍처는 신호 라우팅에 최적화할 수 있으며, 새로운 후면 인터커넥트 아키텍처는 독립적으로 전력 공급을 최적화할 수 있습니다. 이 분리는 라우팅 가능성을 높이고(따라서 칩 면적과 전력을 절약함), 더 낮은 전압 강하(따라서 특정 공급전압에서 더 높은 성능을 실현)를 가능하게 합니다.
그림 4. PowerVia는 트랜지스터 층 아래에 금속 배선 공정을 도입하여 최오로 신호 라우팅과 전원 공급을 분리합니다.
Foveros Direct 3D
Foveros Direct 3D는 활성 베이스 타일에 하나 이상의 칩렛을 직접 연결하여 복잡한 시스템 모듈을 생성하는 인텔 기술입니다. '직접' 연결은 개별 칩렛의 구리 비아를 웨이퍼의 비아에 열 압착 결합하거나 심지어는 서로 위에 쌓인 전체 웨이퍼를 직접 결합하여 이루어집니다. 연결 시에는 '서로 대면식' 또는 '한 쪽 면과 다른 쪽 면'을 연결할 수 있으며, 서로 다른 출처의 파운드리 칩이나 웨이퍼를 포함할 수 있어 제품 아키텍처의 유연성을 높입니다. 연결 대역폭은 구리 비아 피치(및 그에 따른 밀도)로 결정됩니다. 1세대 Foveros Direct 3D는 9um의 피치에서 구리 본딩을 사용하는 반면, 2세대 세대는 피치를 단 3um으로 줄일 것입니다.
큰 '로컬' 캐시 위에 있는 이 CPU 칩렛 유닛은 완전한 컴퓨팅 모듈이 되며, 이를 복제하여 컴퓨팅 성능을 확장하고 코어 수와 캐시 요건에 따라 SKU 스택을 생성할 수 있습니다.
그림 5. Foveros Direct 3D 는 스택된 칩 간의 고대역폭 및 짧은 대기 시간 인터커넥트를 지원합니다.
EMIB 3.5D
임베디드 멀티 다이 통합 브리지(EMIB)는 검증된 인텔 기술로, 실리콘 인터포저를 사용하지 않고도 여러 대형 칩렛 간에 높은 대역폭 연결을 지원합니다. EMIB 기술은 앞서 설명한 것처럼 Foveros Direct 3D 기술을 사용하여 구성된 여러 컴퓨팅 모듈을 연결하는 데에도 사용할 수 있습니다. 단일 패키지에 EMIB와 Foveros를 결합한 것은 EMIB 3.5D라고 하며, 유연하고 다양한 구성의 컴퓨터 시스템을 가능하게 합니다. 개별 타일 또는 모듈은 동일하거나(예: 스케일러블 컴퓨팅 아키텍처를 만드는 경우), 서로 다를 수도 있고(예: 컴퓨팅 모듈을 I/O 타일 또는 DRAM 모듈과 연결), 서로 다를 수도 있습니다. EMIB 3.5D가 지원하는 확장성과 유연성은 실리콘 인터포저만으로 달성한 것보다 훨씬 더 큰 총 실리콘 표면적을 갖는 System in Package(SiP)를 만들 수 있습니다. Intel Foundry 고객은 2세대 EMIB 기술(범프 피치를 55미크론에서 45미크론으로 조정)을 활용하여 Foveros Direct 3D 칩렛이나 여러 I/O 칩렛과 높은 대역폭 연결을 달성할 수 있습니다.
그림 6. EMIB와 Foveros를 조합하여 단일 패키지 내에서 크게 증가한 총 실리콘 표면적을 갖는 유연하고 다양한 구성의 시스템을 생성할 수 있습니다.
Intel Foundry FCBGA 2D+: 비용을 고려한 패키징 솔루션
인텔은 다양한 고급 3D 패키징 기능 외에도, 비용에 최적화된 패키징을 제공하는 특정 아키텍처와 설계 기술도 갖추고 있습니다. 이러한 아키텍처 중 하나가 Intel Foundry FCBGA 2D+(플립 칩 볼 그리드 어레이 2D+)입니다. 아래의 도식 렌더링은 Intel Foundry FCBGA 2D+의 고급 개념을 보여줍니다.
Intel Foundry FCBGA 2D+ 아키텍처에서 유기 기판 기술의 미세한 기능(높은 비용)은 더 작은 공간(고밀도 '패치' 기판)에 사용하고, 이를 인터포저(더 큰 크기)에 조립하여, 더 낮은 비용으로 '인쇄 회로 기판'이나 PCB 같은 기능을 활용합니다. 이 복합체(패키지 온 패키지)는 이후 보드에 조립됩니다. 인텔 제온 프로세서에 이러한 아키텍처를 사용하여 절감하는 전체 비용은 수억 달러에 달할 수 있습니다. 인텔은 여러 세대에 걸쳐 인텔 제온 제품군에 이 기술을 성공적으로 배포해 왔습니다. 최근에는 인터커넥트 속도가 빨라지고 전기 마진이 발생하여 마진 손실의 영향(전기 경로의 불연속성)을 극복하는 데 어려움이 있으므로, PCIe Gen6, DDR5, MR DIMM을 비슷한 속도로 달성하는 데 도움이 되는 소재의 발전과 설계 기술의 발전했습니다.
그림 7. 더 미세한 특징을 가진 고밀도 '패치'는 활성 칩(상단)과 PCB와 유사한 인터포저(하단) 사이에 끼워져 있습니다.
믹스 앤 매치: 패키지 내 다중 공정 노드
동급 최고 수준의 고성능 컴퓨팅 제품은 패키지 내에 상당한 실리콘 면적(총 실리콘 표면적)을 필요로 합니다. 이는 코어 수의 증가와 I/O 및 연결 요건의 증가, 가속기 IP 콘텐츠의 증가와 기타 기능이 이러한 변화를 주도합니다. 이러한 요건은 고성능 컴퓨팅 제품에서 현재도 그렇지만 앞으로는 더욱 더 분리를 필수적으로 만들 것입니다. 잘 정리되어 있듯이, 작은 칩렛은 레티클에 가까운 크기의 대형 칩보다 쉽게 생산할 수 있습니다. Foveros Direct 3D 및 EMIB 3.5D와 같은 고급 패키징 기술은 앞서 설명한 것처럼 레티클 실리콘보다 더 큰 범위를 지원하지만, 제품 아키텍처의 선택 폭을 크게 넓히고 유연성을 제공하기도 합니다. 아키텍처는 이제 이러한 유연성으로 대형 단일 칩을 동일한 소형 칩으로 나누어 생산량(및 결과 비용)을 개선할 수 있을 뿐만 아니라, 기능 블록을 고유한 칩으로 분리할 수도 있습니다. 이는 공정 노드별 분리를 가능하게 하며, 확장성이 낮은 IP(예: 아날로그 및 SRAM)를 트레일링 에지 공정에 유지하면서, 더 확장 가능성 높은 높은 IP(예: 디지털 로직)를 리딩 에지 공정으로 마이그레이션할 수 있습니다. Foveros Direct 3D와 같은 기술은 서로 다른 출처(파운드리)의 칩렛을 결합하여 제품 아키텍처에 유연성을 높입니다.
그림 8. 혁신적인 구조로 다양한 다양한 공정 기술을 믹스 앤 매치 하여 생산량, 단위 비용, 설계 소요 시간을 최적화합니다.
컴퓨팅 칩렛은 기하학적 특성의 스케일링에서 가장 큰 이점을 누리며, 인텔 18A 기술을 활용하여 최고 수준의 PPA(Performance, Power, Area, 동작 속도, 전력 효율, 크기)를 달성할 수 있습니다. 개별 컴퓨팅 칩렛의 크기는 공정 수율을 최적화하면서 제품 아키텍처서 모듈성을 지원하도록 선택됩니다. 컴퓨팅 칩렛은 앞서 설명한 것처럼 Foveros Direct 3D를 사용하여 활성 베이스 타일 위에 적층됩니다. 베이스 타일은 데이터 캐싱 및 I/O에서 코어로, 그리고 코어 간에 라우팅을 위한 로직과 메모리 IP를 포함할 수 있습니다. 베이스 타일은 이전 세대 공정 노드로 이전 디자인을 사용하여 R&D 비용을 절감하는 동시에 적절한 기능을 제공할 수 있습니다. I/O 타일은 이전 제품의 투자를 재활용하여 개발 소요 시간(TAT)을 단축하며, 상당한 제품 비용 우위를 제공합니다. 이러한 요소는 다양한 프로세서 코어 IP 및/또는 I/O 기능이 필요해지면 미래 제품에 믹스 앤 매치하여 파생 제품을 비교적 빠르게 개발하면서도 기존 시스템 아키텍처를 유지할 수 있습니다.
시장에 이러한 유연한 아키텍처의 개발을 선보이는 것은 미래의 컴퓨팅 시스템에 대한 인텔의 비전을 나타내는 것이자, 이러한 혁신적인 기술이 모여 데이터 센터 컴퓨팅을 크게 발전시킬 패키지가 되는 순간을 나타냅니다. 인텔 18A, Foveros Direct 3D 및 EMIB 3.5D는 Intel Foundry 고객이 설계할 준비가 되어 있으며, 2025년에 Clearwater Forest라는 코드명의 차세대 인텔 제온 프로세서가 시장에 출시될 예정입니다.