FPGA 군사, 우주 항공 및 정부 설계
Direct RF 설계 예
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인텔® Direct RF-시리즈 FPGA 설계의 민첩성 및 광대역 기능 비디오
ADC/DAC 콕핏 설계 예제 비디오
광대역 채널라이저 설계 예제 비디오
시간 지연 빔포머 설계 예제 비디오
솔루션 개요 |
설명 |
기능 |
응용 프로그램 |
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새로운 사용자가 인텔® Direct RF FPGA 기능을 더 빠르게 이해하고, 즉시 사용할 수 있는 평가 기능을 사용할 수 있도록, 인텔은 아날로그 디지털 변환기(ADC) 또는 디지털 아날로그 변환기(DAC) 콕핏 설계 예제를 개발했습니다. 이 설계에는 다양한 설정으로 아날로그 타일 블록을 탐색하고 구성할 수 있는 그래픽 사용자 인터페이스(GUI)가 있습니다. 여기에는 업/다운 컨버터의 데시메이션 또는 보간 모드 구성, 코스 및 미세 튜너의 중심 주파수, 루프백 모드 설정, 샘플링 속도 등이 포함됩니다. |
최대 64개의 GSPS 샘플링 속도 NCO 구성 데시메이션/보간 모드 설정 ADC 파형 뷰어 DAC 파형 생성기 멀티 포트 동기화 RF 성능 특성 인텔® Stratix® 10 AX FPGA 및 인텔 Agilex® 9 개발 키트 지원 |
ADC/DAC 평가 |
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인텔은 인텔® Direct RF FPGA 기능을 선보이기 위해 광대역 채널라이저 설계 예제를 개발했습니다. 이 설계에는 DSP 개발자를 위한 인텔® FPGA의 설계 도구를 사용하여 개발한 다단계 필터 뱅크가 특징입니다. 아날로그 디지털 변환기(ADC)의 데이터는 프로토타입 다단계 필터와 64단계 FFT 블록이 포함된 채널라이저 블록으로 스트리밍됩니다. | 샘플링 속도 64 GSPS 동적 스펙트럼 뷰어 스펙트로그램 뷰어 인텔® FPGA용 DSP 빌더 인텔® Stratix® 10 AX FPGA 및 인텔 Agilex® 9 FPGA 개발 키트 지원 |
전자 대응책 테스트 및 측정 장비 통신 시스템 |
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시간 지연 빔포머 | 디지털 시간 지연 빔포밍은 임의 각도 해상도, 다양한 각도에서 동시 빔을 제공하여 품질 저하가 없습니다. 이 설계에는 DSP 개발자를 위한 인텔® FPGA의 설계 도구를 사용하여 개발한 시간 지연 엔진에 슈퍼 샘플 속도 분할 지연 리샘플러 필터가 탑재되어 있습니다. 시간 지연 엔진은 네 가지 인스턴스가 있어 동시 빔 네 개를 지원하며, 각 빔은 독립적이고 별도로 제어됩니다. |
샘플링 속도 64 GSPS 8 RX 요소 배열 1.6GHz 대역폭을 갖춘 14개 빔 분할 지연 필터 RX 위상 배열 동기화 인텔® FPGA용 DSP 빌더 |
능동 전자주사식 위상배열(AESA) 레이더 및 소나 광대역 통신 전파 천문학 |
여러 장치 동기화 | 인텔은 Intell® Direct RF FPGA 동기화 기능을 선보이기 위해 여러 장치 동기화 설계 예제를 개발했습니다. 이 설계은 JESD204C 서브클래스1 프로토콜, 대기 시간 정렬, 로컬 및 원격 장치의 다양한 포트 간 위상 정렬을 통해 두 아날로그 디지털 컨버터(ADC) 또는 디지털 아날로그 컨버터(DAC) 노드 간의 결정적 대기 시간 링크를 시연합니다. | 샘플링 속도 51.2 GSPS RX 및 TX 위상 배열 동기화 결정적 FPGA 상호 연결 |
능동 전자주사식 위상배열(AESA) 레이더 및 소나 전자 대응책 |
광대역 및 민첩성 기능 | 광대역 및 민첩성 기능 설계 예제는 인텔® Direct RF FPGA에서 주파수 호핑 기능을 보여주며, 이 기능이 광대역 모니터링과 결합되어 특정 응용 프로그램에서 얼마나 큰 이점이 될 수 있는지 보여줍니다. | 샘플링 속도 64 GSPS 지원 광대역 기본 수신기: 32GHz IBW 협대역 보조: 4GHz IBW 민첩성 주파수 호핑 민첩성 ADC 교정 흐름 런타임 대기 시간 측정 신호 뷰어 인텔® Stratix® 10 AX FPGA 및 인텔 Agilex® 9 FPGA 개발 키트 |
레이더 시스템 전자전(EW) 시스템 통신 시스템 |
파형 분류 | 인텔® FPGA AI 제품군은 FPGA 설계에서 아날로그 신호의 실시간 스트리밍을 처리하는 데 사용할 수 있습니다. 인텔은 특별히 훈련된 뉴럴 네트워크를 사용하여 RF 신호 변조 유형을 분류하는 방법을 보여주는 파형 분류 예제를 개발했습니다. 아날로그 변조 신호는 아날로그/디지털 통합 컨버터를 사용하여 샘플링되고, 디지털 신호 사전 처리를 거치며, 뉴럴 네트워크 추론이 실행되는 인텔 FPGA AI 제품군 IP에 공급됩니다. | 48 GSPS에서 x32 모드의 인텔® Stratix® 10 AX A-타일 1x RX 채널 인텔 FPGA AI 제품군 IP가 탑재된 SoC FPGA를 사용하는 임베디드 응용 프로그램 인텔 FPGA AI 제품군 IP 및 OpenVINO가 탑재된 컨볼루션 뉴럴 네트워크를 통한 실시간 RF 신호 분류 인라인 데이터 증강을 통한 스트리밍 사전 처리 7개의 파형 절차가 있는 EagleNet 데이터세트: AM, FM, CW, OFDM, QPSK, Ramp, 배경 소음 인텔® Stratix® 10 AX FPGA 개발 키트 |
레이더 및 전자 대응책 통신 시스템 |
주요 내용
응용 프로그램 설계 예제
다음 설계 사례는 인텔® FPGA 개발 보드와 함께 작동하는 시뮬레이션 또는 하드웨어 구현으로 매개 변수화가 높은 설계 기능을 갖추고 있습니다. 자세한 내용은 인텔에 문의하십시오.
데이터 시트 |
설명 |
기능 |
응용 프로그램 |
게시 날짜 |
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완벽한 재구성 합성 필터 뱅크 | 이 설계 예제는 역채널라이저로 알려진 합성 필터 뱅크의 효율적인 구현을 보여줍니다. 최종 사용자 응용 프로그램에 맞게 조정할 수 있는 인텔 FPGA용 DSP 빌더의 파라미터 구현 기능을 보여줍니다. 필터 뱅크의 작동은 신호를 완벽하게 재구성해야 하는 인지 분석 라디오 응용 프로그램에 표시됩니다. | 샘플링 속도: 4 GSPS 변조: QPSK/16QAM/64QAM 기호 비율: 0.125 / 0.25 / 0.5 / 1.0 / 2.0 / 4.0 GSPS (roll-off factor: 0.15 / 0.25 / 0.5) 채널 번호: 64/128/256 실행 시 재구성 가능 인지 분석 라디오 응용 프로그램을 위한 주파수 처리 신호 뷰어 인텔 Agilex 7 FPGA 개발 키트 |
인지 분석 라디오 응용 프로그램을 위한 주파수 처리 오디오 및 이미지 처리 레이더 전자전(EW) 시스템 |
2024년 1월 |
공간 중첩 입력이 있는 오버샘플링 채널라이저 | 광대역 SSR 오버샘플링 채널라이저의 일부입니다. 오버샘플링 채널라이저의 구현 아키텍처는 입력 샘플 속도, 채널 수, 중첩 샘플 수에 따라 매우 다양합니다. 이 아키텍처에서 FFT 수는 낮으며, 중첩되는 샘플 수는 병렬 경로의 수보다 적습니다. 중첩 입력은 병렬 경로에서 발생하기 때문에 '공간 중첩'이라고 합니다. | 효율적인 병렬 아키텍처 복소수 또는 실수 입력 샘플링 속도 제한 없는 작동 클럭 |
전자 대응책 레이더 통신 시스템 |
2023년 11월 |
이 설계에는 DSP 개발자를 위한 인텔® FPGA의 설계 도구를 사용하여 개발한 다단계 필터 뱅크가 특징입니다. 온칩 신호 생성기의 데이터는 정류자, 다단계 필터, 원형 시프터 및 FFT 블록이 포함된 채널라이저 블록으로 스트리밍됩니다. 채널라이저의 캡처된 출력은 호스트에 업로드되어 뷰어에게 표시되며, 일부 주요 신호 품질 지표를 표시합니다. 오버샘플링 채널라이저 설계에는 채널라이저 시스템에 프로그래밍 가능한 자극을 제공할 수 있는 온칩 신호 생성기가 포함되어 있어, 외부 신호 생성기와 ADC 없이 설계 예제를 실행할 수 있습니다. |
샘플링 속도 지원: 24GSPS 256개 채널 지원 다단계 신호 처리 인프라 동적 스펙트럼/스펙트로그램 보기 시간 영역 파형 보기 RF 성능 측정 온칩 신호 생성기 인텔® Agilex™ FPGA 개발 키트 |
레이더 및 전자 대응책 테스트 및 측정 장비 통신 시스템 |
2022년 6월 |
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MVDR 가변 빔포밍 설계 예시는 인텔® FPGA에서의 가변 빔 포밍을 효율적으로 구현합니다. 가변 빔포머는 원하는 방향에서 최적의 신호 품질을 달성하는 동시에 원하지 않는 방향의 간섭을 억제합니다. MVDR은 샘플 행렬 반전 방법을 토대로, 환경을 직접 관찰하여 빔포밍 무게를 계산합니다. | MVDR 알고리즘 선형 위상차 배열 배열 크기 8 및 64 다중 빔 가변 OpenCL™ 응용 프로그램 프로그래밍 인터페이스(API)를 위한 인텔 코드 빌더 인텔® Arria® 10 FPGA 개발 키트 |
레이더 소나 전자 대응책 통신 시스템 마이크 배열 |
2019년 7월 |
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채널라이저는 넓은 대역폭을 개별 관심 밴드로 분할하는 광대역 수신기입니다. 처리 이득의 결과, 낮은 신호 대 잡음비(SNR) 신호가 개별 하위 채널에서 안정적으로 감지될 수 있습니다. |
프로그래밍 가능한 슈퍼 샘플 속도 고속 푸리에 변환(FFT) IP 프로그래밍 가능한 다상 필터 뱅크 IP 실수 입력 샘플에 최적화된 FFT JESD204B 인터페이스 아날로그 장치* 3GSPS 14비트 듀얼 채널 아날로그 디지털 변환기(ADC) AD9208 인텔® Stratix® 10 FPGA |
광대역 통신 시스템 케이블 시스템 측정 장비 |
2018년 9월 |
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인텔 레이더 파형 분류 샘플 설계는 합성곱 신경망(CNN) 모델을 사용하는 각기 다른 대상의 고유한 마이크로-도플러 특성을 식별합니다. |
마이크로 도플러 분류 실시간 레이더 파형 인식 OpenVINO™ 툴킷의 인텔 배포판 인텔® Arria® 10 FPGA 개발 키트 보드 |
자율 주행 차량 군사용 감시 레이더 로봇 공학 |
2018년 6월 |
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합성 개구 레이더(SAR)의 이미지 구성 | 합성 개구 레이더(SAR)는 최신 레이더에서 사용하는 기법으로, 고화질 이미지를 얻을 수 있습니다. 인텔® FPGA로 크기, 무게, 전력의 큰 제약 속에서도 이러한 기술이 가능합니다. | 전역 배면 투사 이미지 구성 효율적이고 확장 가능한 배열 아키텍처 FPGA의 부동 소수점 인텔® Stratix® 10 FPGA |
합성 개구 레이더(SAR) 합성 개구 소나(SAS) |
2018년 4월 |
의미 분할은 다양한 자율 주행 로봇 응용 프로그램에 사용됩니다. 이 응용 프로그램은 이미지의 각 픽셀을 해당하는 객체 유형으로 분류합니다. 이 예시는 항공 사진 속 주택을 감지 및 분할합니다. |
미니 U-Net 기반 의미 분할 데모 인텔® Arria® 10 FPGA 개발 키트 SpaceNet 데이터세트 OpenVINO™ 툴킷의 인텔 배포판 |
딥 러닝 탐색 광학 감시 위성 이미지 작업 |
2018년 4월 |
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모노비트 디지털 RF 메모리 설계 사례는 광대역 사전 단계로서 고속 트랜시버를 통합한 인텔® FPGA의 사용을 보여줍니다. |
모노비트 수신기/송신기 12.5GHz 순간 대역폭 디지털 디더링 디지털 채널라이저 인텔® Stratix® 10 FPGA |
전자 대응책 신호 인텔리전스(COMINT/ELINT) 통신 시스템 |
2017년 3월 |
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분할 기반 보인 설계 예시는 인텔® FPGA의 암호화된 분할 지역을 증대하는 보안 키를 할당하는 안전한 방식을 제공합니다. |
보안 부분 재구성(PR) 일회성 프로그래밍 가능(OTP) 키 및 배터리 지원 키 모두 동시 지원 Qcrypt 보안 도구 EPCQ 플래시 PR 구성 인텔® Arria® 10 FPGA 및 SoC 개발 키트 |
데이터 센터/멀티 테넌시 자동차 보안 통신 상용(COTS) 보드 다중 보안이 필요한 응용 프로그램 |
2017년 3월 |
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펄스 도플러 | 이 설계 예시는 펄스 도플러 처리를 보여줍니다. 일반적인 레이더 응용 프로그램에서는 도플러 주파수를 계산 및 식별해야 합니다. 이를 위해 일관된 여러 레이더 펄스에서 FFT를 계산합니다. 동적 메모리의 고유한 쓰기 및 읽기 패턴 때문에 코너 전환 작동은 비효율적입니다. 이 설계는 코너 전환에 따른 처리량 병목 현상을 줄이는 방법을 보여줍니다. |
효율적인 코너 전환 구현 고정 소수점 및 부동 소수점 펄스 도플러의 FFT 예시 |
전자 대응책 레이더 |
2016년 10월 |
이 참조 설계는 다관 접근법을 사용하는 광대역 가우스 노이즈 신호 생성기를 포함합니다. 이후의 신호 처리를 통해 각 밴드에 사용자 지정 크기로 원하는 스펙트럼 밴드만 채울 수 있습니다. | 광대역 가우스 노이즈 소스 - 2.5GHz 디지털 필터 뱅크 훌륭한 스펙트럼 해상도 < 2.5MHz 동적 밴드 및 크기 제어 FPGA 내 부동 소수점 처리 인텔® Arria® 10 FPGA JESD204B 인터페이스의 AD9162 – 5GSPS 디지털 아날로그 변환기(DAC) |
전자 대응책 레이더 통신 시스템 하드웨어 가속 시뮬레이션 |
2016년 6월 | |
FFT 빔포밍 데모는 공간 필터를 위해 여러 빔을 동시에 생성합니다. 즉, 실시간 시스템에 필요한 요구 사항인 더 나은 성능을 발휘합니다. |
프로그래밍 가능한 슈퍼 샘플 속도 FFT IP 선형배열 대상 FFT 빔포밍 평면배열 대상 FFT 빔포밍 |
레이더 방사선 전파천문학 |
2016년 4월 |
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QR 분해 솔버 설계 예시는 다양한 행렬 크기를 해결하기 위해 설계된 매개변수화 가능 구현입니다. QR 기반 알고리즘은 훌륭한 수치 안정성을 갖추며, 정방 과 결정 방정식 시스템을 해결할 수 있습니다. FPGA 내 부동 소수점 IP의 실현 가능성 및 성능을 강조한 최초의 복수 부동 소수점 참고 설계 중 하나입니다. |
선형 방정식 시스템 솔버 매개변수화 및 확장 가능 IP 처리량 가속 전원 효율성 부동 소수점 |
레이더 및 소나 STAP 알고리즘 가변 빔포머 과학 컴퓨팅 가변 필터링 |
2014년 4월 |
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확장된 칼만 필터(EKF)는 Cyclone® V SoC에 구현됩니다. 하이브리드 아키텍처를 효율적으로 사용하며, 알고리즘의 일부가 FPGA 패브릭으로 오프로드되어 전체 시스템 성능을 높이고 Arm* 프로세서를 오프로드합니다. | 행렬 코프로세서 IP CPU 시스템 성능 두 배† 컴팩트한 FPGA 설치 공간 Cyclone V SoC |
레이더 및 소나 유도 및 탐색 관성 탐색 센서 센서 융합 모터 제어 |
2014년 2월 |
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숄레스키 분해 선형 솔버 | 숄레스키 분해 솔버 설계 예시는 다양한 행렬 크기를 해결하기 위해 설계된 매개변수화 가능 구현입니다. 숄레스키 기반 알고리즘은 QR과 같은 다른 알고리즘보다 훨씬 더 효율적으로 정방 방정식 시스템의 개인 사례를 해결합니다. FPGA 내 부동 소수점 IP의 실현 가능성 및 성능을 강조한 최초의 복수 부동 소수점 참고 설계 예시 중 하나입니다. |
선형 방정식 시스템 솔버 매개변수화 및 확장 가능 IP 처리량 가속 전원 효율성 부동 소수점 |
레이더 및 소나 STAP 알고리즘 가변 빔포머 과학 컴퓨팅 가변 필터링 |
2014년 2월 |
시간 지연 디지털 빔포밍 설계 예시는 Stratix® V DSP 개발 키트로 구현됩니다. 실시간 지연은 임의 미세 해상도로 분할 지연 필터를 통해 진행됩니다. 설계 사례는 32개의 위상배열 요소가 있는 간단하면서도 완벽한 송수신 펄스 레이더 시스템을 다룹니다. |
광대역 빔포밍 임의 조향각 확장형 설계 |
능동 전자주사식 위상배열(AESA) 레이더, 소나 위상배열 전파 망원경 전자 대응책 |
2014년 2월 |
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일반적인 펄스 레이더에서 펄스 압축은 수신 신호와 알려진 파형의 상관관계를 밝혀 거리 분해도와 SNR을 높입니다. 이 설계 예시는 중첩보류 기법의 펄스 압축을 보여줍니다. | 펄스 레이더 거리 분해도 향상 SNR 감지 향상 FFT 기반 빠른 합성곱 |
전자 대응책 레이더 |
2013년 12월 |
비디오 아카이브
SpaceNet* 의미 분할
위성 이미지 분할은 이미지의 각 픽셀을 해당하는 객체 유형으로 분류합니다. 이 예제는 인텔® FPGA에서 구현된 항공 사진 속 주택 감지 및 세분화를 보여줍니다.
모델 기반 설계
인텔® FPGA용 DSP 빌더는 DSP 처리 블록과 IP를 FPGA에 합성하는 모델 기반 도구입니다. 이 비디오는 일반적인 DSP 설계 흐름과 DSP 빌더 기반 흐름이 시스템 설계자가 생산성을 크게 향상하는 방법을 보여줍니다.
레이더 파형 분류
방어 응용 프로그램의 일반적인 작업 중 하나는 매개 변수를 추출하고 파형을 분류하는 것입니다. 이 비디오에서는 인텔® FPGA가 마이크로 도플러 신호 반환을 사용하여 레이더에서 객체 분류를 수행하는 방법을 보여줍니다.