인텔® eASIC™ N5X 장치

5G 무선, 클라우드 및 스토리지, AI, 에지 응용 프로그램에서 오늘날 부상하는 혁신에는 폭넓은 새 장비가 필요합니다. 단일 크기로는 더 이상 모두를 맞출 수 없습니다. 인텔® eASIC™ N5X 장치는 FPGA보다 최대 50% 더 낮은 코어 전력을 더 낮은 단가에 제공하면서1 셀 기반 ASIC보다 더 짧은 시장 출시 기간과 더 낮은 비반복 엔지니어링 비용을 제공하는2 맞춤형 로직에 혁신적인 솔루션을 지원합니다.3 4

인텔만이 TTM(Time to Market), 비용, 전력, 볼륨, 성능, 유연성 요구 사항이 지닌 고유한 문제에 맞춘 장비를 구축함으로써 FPGA, 구조화된 ASIC, ASIC의 완전한 맞춤형 로직 연속체를 지원할 수 있습니다.

인텔® eASIC™ N5X 장치

N5X007 N5X015 N5X024 N5X047 N5X080
eCell(M) / 로직 요소(M) 0.70 1.47 2.38 4.65 8.77
등가 ASIC 게이트(M) 7 15 24 47 88
M10K 메모리 1752 3,684 6,004 11,780 22,268
M10K 메모리(Mbit) 17.94 37.72 61.48 120.63 228.02
128b 레지스터 파일 12,488 26,180 42,560 82,992 154,770
128b 레지스터 파일(Mbit) 1.6 3.35 5.45 10.62 19.81
Mega SRAM(MB) - - - - 8
보안 장치 관리자

보안 데이터 관리자 AES-256/SHA-256 비트스트림 암호화/인증, ECDSA 256/384 부트 코드 인증, 위변조 방지 보호, 3개의 독립적 사용자 루트 키.

공급업체 인증 부팅(VAB), 보안 데이터 오브젝트 스토리지(SDOS), 시간 및 우선 순위 기반 키 폐기.

하드 프로세서 시스템

최대 1.5GHz 쿼드 코어 64비트 Arm Cortex-A53, 32KB 명령/데이터 캐시, NEON 코프로세서, 1MB L2 캐시, 직접 메모리 액세스(Direct Memory Access), 시스템 메모리 관리 장치, 캐시 일관성 장치, DDR4/LPDDR4x용 하드 메모리 컨트롤러, USB 2.0x2, 1G eMac* x3, UART x2, SPI(직렬 주변기기 인터페이스) x4, I2C x5, 범용 타이머 x7, 워치독 타이머 x4

-
SoC 입출력 EMIF* / 핀 멀티플렉서 / 전용 기능 140 / 48 / 24 140 / 48 / 24 140 / 48 / 24 140 / 48 / 24 -
최대 GPIO 416 560 682 682 1136
XCVR32 16 24 32 64 64
XCVR56 - - - - 8
하드 PCIe Gen5 x8 - - - - 8
하드 200GbE MAC - - - - 2
본체 크기
(mm x mm)
패키지 이름 N5X007 N5X015 N5X024 N5X047 N5X080
27x27 FC676, FC1085 - - - -
29x29 FC780, FC1221 - - -
31x31 FC896 - -
35x35 FC1152 - -
40x40 FC1517 -
42.5x42.5 FC1760 - -
45x45 FC1932 - - - -
47.5x47.5 FC2205 - - - -
50x50 FC2397 - - - -
52.5x52.5 FC2601 - - - -

제품 및 성능 정보

1

FPGA와 비교하여 동일한 성능에서 최대 50% 낮은 전력 – 2020년 7월 28일 인텔에서 수행한 전력 추정. 인텔® Agilex™ FPGA용 인텔® Quartus® Prime 디자인 소프트웨어 및 N5X 기기용 사전 실리콘 예측을 사용하여 전원을 추정했습니다. FPGA 장치는 인텔® Agilex™ FPGA AGF014이며 인텔® eASIC™ N5X 장치는 N5X047입니다. 사용된 로직 및 메모리 클럭 속도는 500MHz이며, 두 장치 모두에서 로직에 대한 토글 비율은 33%, 메모리에 대한 토글 비율은 50%입니다.

2

FPGA에 비해 낮은 단위 비용 - 단위 비용은 동일한 패키지 크기를 사용하는 Intel® FPGA 및 인텔® eASIC™ 장치에서 구현된 동일 로직, 메모리, I/O 및 트랜시버를 기반으로 합니다. 비용과 결과는 다를 수 있습니다.

3

ASIC 대비 ½의 개발 시간 - 유사한 프로세스 노드에서 셀 기반 ASIC와 비교한 개발 시간.

4

NRE 및 엔지니어링 리소스 절감 - 구조화된 ASIC에서 사전 정의된 기본 배열을 사용하여 마스크 레이어 맞춤화 및 설계 단계를 줄이기 때문에 표준 셀의 ASIC에 비해 NRE 및 엔지니어링 비용이 낮습니다. 비용과 결과는 다를 수 있습니다.

5

성능은 사용, 구성 및 기타 요인에 따라 다릅니다. www.Intel.co.kr/PerformanceIndex에서 자세한 정보를 확인하십시오.

6

어떤 제품 또는 구성 요소도 절대적으로 안전할 수는 없습니다.