인텔® Arria® 10 FPGA 및 SoC FPGA

20nm의 고성능 FPGA 및 SoC FPGA¹

인텔® Arria® 10 FPGA 및 SoC FPGA는 공개적으로 사용 가능한 OpenCore 디자인¹을 사용하여 코어 성능보다 빠른 속도 등급을 제공하고 경쟁 제품에 비해 최대 20% f_MAX 이점을 제공하며 이전 세대 FPGA 및 SoC보다 전력 수준이 최대 40% 더 낮습니다. 인텔® Arria® 10 FPGA 및 SoC FPGA는 최적의 성능, 전력 효율성 및 소형 폼 팩터를 제공하여 통신, 데이터 센터, 군, 방송, 자동차 및 기타 FPG 중급 애플리케이션과 같은 광범위한 애플리케이션에 이상적입니다.

참조: FPGA 디자인 소프트웨어, 디자인 스토어, 다운로드, 커뮤니티, 지원

인텔® Arria® 10 FPGA 및 SoC FPGA

경쟁 FPGA 및 SoC FPGA보다 더 빠른 속도 등급 - OpenCore Benchmark 보기.

IEEE 754 준수 하드 부동 소수점 블록으로 1.5 TFLOPS의 DSP 성능 달성.

1.5GHz 듀얼 코어 ARM*-기반 CPU - 업계 유일의 20nm SoC.

최상위 성능의 2,400 Mbps DDR4 SDRAM 메모리 인터페이스.

25.78Gbps 트랜시버를 갖춘 업계 유일의 중간급 FPGA.

3.3Tbps의 직렬 대역폭을 제공하는 96개의 트랜시버 레인.

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최상위 성능 20nm FPGA 및 SoC FPGA¹

인텔® Arria® 10 FPGA는 공개적으로 사용 가능한 OpenCore 디자인을 사용하여 코어 성능보다 빠른 속도 등급을 제공하고 경쟁 제품에 비해 최대 20% Fmax 이점을 제공합니다.¹ 또한 인텔® Arria® 10 제품군은 업계 유일의 20nm ARM*-기반 SoC FPGA인 프로그래밍 가능 로직을 제공하여 최대 1.5GHz에 이르는 클럭 속도를 제공합니다. 인텔® Arria® 10 제품군은 FPGA에 최초의 강화된 부동 소수점 작동 성능을 제공하여 새로운 수준의 DSP 성능을 구현합니다.

인텔® Arria® 10 SoC FPGA: 아키텍처가 중요할 때

인텔® Arria® 10 SoC FPGA는 프로세서, 주변기기 및 메모리 인터페이스로 구성되어 있는 ARM* 기반 하드 프로세서 시스템(HPS)과 고대역폭 상호 연결 백본을 사용하는 FPGA 패브릭을 통합하고 있습니다. 이 제품은 하드 지적 재산권(IP)의 성능 및 전력 절감 효과와 프로그래밍 가능 로직의 유연성을 결합합니다. TSMC의 20nm 프로세스 기술에 기반한 인텔® Arria® 10 SoC는 듀얼 코어 ARM* Cortex*-A9 MPCore* HPS를 강화 부동 소수점 디지털 신호 처리(DSP) 블록을 포함한 업계 최고의 프로그래밍 가능 로직 기술과 결합합니다.

하드 프로세서 시스템(HPS)

인텔® Arria® 10 SoC는 이전 세대 SoC와 호환되는 보다 빠르고 보다 안전한 소프트웨어인 2세대 듀얼 코어 ARM* Cortex*-A9 MPCore* 프로세서 기반 하드 프로세서 시스템(HPS)을 갖추고 있습니다. 인텔® Arria® 10 SoC를 통해 GHz 등급의 프로세서, FPGA 로직 및 디지털 신호 처리(DSP) 기능을 칩의 단일 사용자 시스템에 통합하여 성능을 증대하는 동시에 보드 크기를 줄일 수 있습니다. 인텔® Arria® 10 SoC를 통해 FPGA 로직 밀도를 다양하게 선택할 수 있습니다. 이러한 개선 사항은 차세대 통신, 방송, 컴퓨터 및 스토리지 장비의 성능, 전력 및 보안 요구 사항을 다룹니다.

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인텔® Arria® 10 SoC 제품군 HPS 특징

HPS는 인텔® Arria® 10 SoC 시리즈의 모든 장치에 공통적입니다.

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트랜시버

신뢰할 수 있는 통신을 위한 고대역폭, 낮은 대기 시간 트랜시버

인텔® Arria® 10 FPGA 및 SoC 직렬 트랜시버는 고속 통신 시스템을 구축하는 데 도움이 되는 높은 대역폭, 낮은 대기 시간 및 가장 낮은 전력을 제공합니다.² 보드에 걸쳐 데이터를 수집하든, 백본에 걸쳐 데이터를 서버 블레이드로 분배하든, 데이터를 데이터 센터의 다음 섀시로 이동하든 정교한 광학 전송 네트워크를 통해 전 세계에 걸쳐 데이터를 전송하든지 관계 없이 인텔® Arria® 10 FPGA 및 SoC 트랜시버는 광범위한 프로토콜 세트를 지원하고 저렴한 비용으로 신뢰할 수 있는 대역폭을 전달하기 위해 다양한 기능을 제공합니다.

인텔® Arria® 10 FPGA 및 SoC 트랜시버 애플리케이션

인텔® Arria® 10 FPGA 및 SoC 트랜시버는 다음에 적합합니다.

원격 무선 헤드.
Nx100G 데이터 전송.
서버 가속화.
4K 비디오 처리.
군용 레이더.
및 더 많은 추가 고대역폭 애플리케이션.
20nm 프로세스 기술에 기반하여 구축된 인텔® Arria® 10 FPGA 및 SoC는 3.3Tbps 이상의 총 직렬 대역폭을 제공합니다. 인텔® Arria® 10 GX 장치는 짧은 도달 거리 애플리케이션을 위해 17.4Gbps에서 그리고 백플레인 지원을 위해 최대 12.5Gbps에서 최대 96개 채널을 제공합니다. 또한 인텔® Arria® 10 GT FPGA는 최대 25.78Gbs에서 데이터 전송 속도를 제공하여 중간급 장치에 첨단 대역폭 성능을 제공합니다.

인텔® Arria® 10 FPGA 및 SoC 트랜시버 특징

인텔® Arria® 10 FPGA 및 SoC 트랜시버는 폭넓은 범위의 링크를 처리할 수 있는 다양한 기능을 갖추고 있으며, 완전한 기능을 갖춘 물리 매체 부착(PMA) 및 하드 물리 코딩 하위계층(PCS) 레이어를 포함한 오류가 없는 링크 작동 성능을 제공합니다. 또한 전용 PCI Express*(PCIe*) 하드 지적 재산권(IP) 블록은 PCIe* Gen1, Gen2 및 Gen3x8을 지원하는 완전한 강화 프로토콜 스택을 제공합니다. 다음 그림에는 고속 직렬 링크를 구현하는 데 사용할 수 있는 풍부한 기능 세트가 제시되어 있으며 이에 대한 이점이 설명되어 있습니다.

기능

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DSP 블록 모드

사용 가능한 DSP 블록 모드 세 가지는 다음과 같습니다.

부동 소수점 모드
표준 정밀 모드
고정밀 모드

인텔® Arria® 10 FPGA 및 SoC의 강화 부동 소수점 처리

인텔® Arria® 10 장치에서, 인텔은 강화 부동 소수점 연산자를 포함하여 가변 정밀 DSP 블록을 강화했습니다. 인텔® Arria® 10 FPGA 및 SoC 가변 정밀 DSP 블록은 최대 1.5 TeraFLOP의 획기적인 부동 소수점 성능을 제공하는 새로운 부동 소수점 모드를 도입하고 있습니다.

인텔® Arria® 10 FPGA 및 SoC의 IEEE 754 단일 정밀 강화 부동 소수점 DSP(디지털 신호 처리) 블록을 구현하는 과정에서 적용되는 아키텍처 혁신 기술은 최대 1.5TFLOP(초당 테라 부동 소수점 작동)의 처리 속도와 최대 40 GFLOP/와트의 전력 효율을 지원합니다.

인텔® Arria® 10DSP 블록에 사용 가능한 세 가지 모드 즉 표준 정밀 고정점, 고정밀 고정점 및 단일 정밀 부동 소수점 모드를 통해 설계자는 정밀 IEEE 754 준수 부동 소수점 작동을 두 배로 늘리기 위해 고정점이 필요한 다양한 알고리즘을 구현할 수 있습니다. 강화 부동 소수점 처리 기능은 설계자에게 고정점과 유사한 성능 및 전력 효율성으로 부동 소수점에서 알고리즘을 구현할 수 있도록 지원합니다. 이는 전력, 면적 또는 밀도 경감 없이 그리고 고정점 특징 또는 기능에 대한 손실 없이 달성할 수 있습니다.

인텔® Arria® 10 FPGA 및 SoC는 고성능 컴퓨팅, 머신 학습, 고정밀 레이더 및 데이터 센터 가속화 애플리케이션과 같은 산업용, 무선 시스템, 컴퓨팅 집약적 애플리케이션을 위한 강력한 솔루션입니다.

부동 소수점 모드

부동 소수점 모드에서 단일 DSP 블록은 IEEE 754 단일 정밀 부동 소수점 체배기와 IEEE 754 단일 정밀 부가 장치를 제공하여 시장에 출시된 모든 FPGA에 가장 높은 부동 소수점 성능을 제공합니다. 이러한 부동 소수점 연산자는 부동 소수점 설계를 기존 고정점 설계와 유사하도록 허용하여 FPGA 설계자에게 추가적인 비용 부담 없이 부동 소수점 이점을 누릴 수 있도록 합니다. 또한 설계자는 부동 소수점에 남겨 두어 고정점 알고리즘 변환 개월 수를 없애고 정확도를 검증할 수 있습니다.

부동 소수점 모드는 다음을 제공합니다.

각 DSP 블록에 IEEE 754 단일 정밀 체배기 및 IEEE 754 단일 정밀 가산기 제공.
AxB, A+C, A-C, AxB+C, AxB-C, Acc=AxB+Acc와 같은 부동 소수점 연산 지원.
컨볼루션, 내적 연산 및 기타 선형 대수 함수를 지원하는 벡터 연산자.
고속 푸리에 변환(FFT)을 사용하여 수행하는 복잡한 곱셈 연산 작업.

부동 소수점 기능 외에, 새로운 가변 정밀 블록은 다음을 포함합니다:

더 빠른 fMAX 및 더 낮은 소비전력을 위해 내부 파이프라인 등록.
108개의 입력, 74개의 출력.
18x19 곱셈 모드, 사전 가산기가 18비트 입력 2개를 사용하도록 허용.
복잡한 직렬 필터링을 위한 옵션 이차 누산기(피드백 레지스터).
듀얼 18x19 독립 체배기.
사전 가산기 기능을 포함하거나 제외된 상태로 제공되는 내장형 18비트 또는 28비트 상관계수 레지스터 뱅크.

캐스케이드 버스

모든 DSP 블록 모드는 64비트 캐스케이드 버스와 함께 제공되는 64비트 누산기 및 각 가변 정밀 DSP 블록을 갖추고 있습니다. 캐스케이스 버스는 전담 버스를 사용하는 캐스케이딩 다중 블록을 통해 더 높은 정밀 신호 처리 성능을 구현할 수 있습니다.

가변 정밀도 DSP 아키텍처는 백워드 호환성을 유지합니다. 고화질 비디오 처리, 디지털 업 또는 다운 변환 및 다중 속도 필터링과 같은 기존 18비트 DSP 애플리케이션을 효율적으로 지원할 수 있습니다.

디자이너의 생산성을 가속화하는 완전한 도구 제품군에는 모델 기반, C-기반 및 HDL/IP 기반 설계 엔트리가 포함됩니다.

더 많은 부동 소수점 성능이 필요합니까? 인텔® Arria® 10 설계 장치는 Stratix 10 장치에 대한 원활한 설계 및 장치 통합 경로를 제공하고 최대 10 TFLOPS 성능을 제공합니다. 자세한 내용은 현지 판매 대리점에 문의하십시오.

리소스

업계 최초의 부동 소수점 FPGA(PDF)

인텔 FPGA용 DSP 빌더 탑재 부동 소수점 설계 장치를 위한 모델 기반 접근 방식

기술 백서: 최대 부동 소수점 성능 요청 이해(PDF)

비디오: SAR(합성 개구 레이더) 설계 장치용 인텔® Arria® 10 FPGA

10세대와 동일한 제타바이트 시대의 성능 및 소비전력 충족(PDF)

차세대 FPGA에서 획기적인 이점 기대(PDF)

차세대 트랜시버 기술에 대해 알아보기

추가 리소스

개발 보드, 지적 재산, 및 기타 내용 등과 같이 인텔® FPGA 장치에 관련된 내용을 더 확인하십시오.

지원 리소스

교육, 문서, 다운로드, 도구 및 지원 옵션을 위한 리소스 센터입니다.

개발 보드

당사의 FPGA를 시작하고 인텔의 검증된 하드웨어 및 설계를 통해 시장 진출 시간을 단축하십시오.

지적 재산권

인텔의 검증된 IP 코어 및 참조 설계의 광범위한 포트폴리오를 통해 설계 주기를 단축하십시오.

FPGA 디자인 소프트웨어

하드웨어 및 소프트웨어 설계를 신속하게 완성하는 데 도움이 되는 Quartus Prime 소프트웨어와 생산성 향상 도구 세트를 살펴보십시오.

영업팀 문의

인텔® FPGA 제품 설계 및 가속 요구 사항에 대해서는 영업팀에 문의하십시오.

주문 코드

특정 접두사와 패키지 코드의 중요성을 포함해 인텔® FPGA 부품 번호를 해독합니다.

구입처

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제품 비교

제품 및 성능 정보

특정 시스템의 특정 테스트에서 구성 요소의 성능을 측정한 테스트입니다. 하드웨어, 소프트웨어 또는 구성의 차이가 실제 성능에 영향을 줄 수 있습니다. 구매를 고려하고 있는 경우 다른 정보 소스도 참조하여 성능을 평가하십시오. 성능 및 벤치마크 결과에 대한 더 자세한 내용은 www.intel.com/benchmarks를 참조하세요.

인텔® 기술의 기능 및 이점은 시스템 구성에 따라 달라지며 지원되는 하드웨어, 소프트웨어 또는 서비스 활성화가 필요할 수 있습니다. 성능은 시스템 구성에 따라 달라집니다. 어떠한 컴퓨터 시스템도 절대적으로 안전하지는 않습니다. 시스템 제조업체 또는 소매업체에 문의하거나 http://www.intel.co.kr에서 자세한 내용을 확인하십시오.

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