Cyclone® V FPGA 및 SoC FPGA

고용량의 비용에 민감한 애플리케이션을 위해 맞춤 설계

Cyclone V FPGA를 통해 프로토콜 연결, 모터 제어 드라이브, 방송 비디오 컨버터 및 캡처 카드, 핸드헬드 장치 등 고용량 애플리케이션에 필요한 전력, 비용 및 성능 레벨을 얻을 수 있습니다.

SoC FPGA - 사용자 정의 가능한 ARM* 프로세서 기반 SoC

SoC FPGA 프로세서, 주변기기 및 메모리 컨트롤러로 구성된 HPS를 고대역폭 상호 연결 백본을 사용하여 FPGA 패브릭과 통합함으로써 시스템 전력, 시스템 비용 및 보드 공간을 줄일 수 있습니다. HPS와 인텔의 28nm 저전력 FPGA 패브릭의 조합은 Cyclone V FPGA의 유연성, 저렴한 비용 및 낮은 전력 소비와 함께 애플리케이션급 ARM 프로세서의 성능과 생태계를 제공합니다.

통합을 통해 총 시스템 비용 절감

Cyclone V FPGA는 풍부한 하드 지적 재산권(IP) 블록을 통합하므로 더 적은 전체 시스템 비용, 전력 및 설계 시간으로 차별화를 이루고 더 많은 일을 수행할 수 있습니다. 다음을 포함한 주요 하드 IP 블록:

• 선택적 오류 수정 코드(ECC) 지원 기능으로 400MHz DDR3 SDRAM을 지원하는 하드 메모리 컨트롤러.
• 다기능 지원 기능을 갖춘 PCI Express*(PCIe) 2.0.
• 가변 정밀 디지털 신호 처리(DSP) 블록.
• HPS 듀얼 코어 ARM Cortex-A9 MPCore 프로세서.

업계 최고의 저전력 및 낮은 시스템 비용

• Cyclone® IV GX FPGA에 비해 최대 40% 더 낮은 전력.
• 5Gbps에서 채널당 88mW 최대 소비전력을 제공하는 최저 전력 직렬 트랜시버.
  
• 1.8W 미만(SoC FPGA의 경우)에서 4,000MIPS(Dhrystone 2.1 벤치마크) 이상의 처리 성능.
• 증대된 하드 IP 블록 사용으로 인한 낮은 전력.

또한 이 FPGA는 두 개의 전력 레귤레이터 전압만 필요로 하며 소형 폼 팩터 옵션이 있는 와이어 결합 패키지로 제공되어 비용을 낮춥니다.

ARM 기반 HPS

Cyclone V SoC FPGA HPS는 듀얼 코어 ARM Cortex-A9 MPCore 프로세서, 풍부한 주변 장치 세트 및 FPGA 로직과 공유되는 다중 포트 메모리 컨트롤러로 구성되어 있으며, 다음과 같은 이유로 프로그래밍 가능 로직의 유연성과 하드 지적 재산권(IP)의 비용 절감 효과를 제공합니다.

• 최대 925MHz 최대 주파수를 제공하는 단일 또는 듀얼 코어 프로세서.
• 강화된 임베디드 주변기기는 프로그래밍 가능 로직에서 이러한 기능을 구현할 필요성을 제거하여 애플리케이션 특정 맞춤형 로직에 대한 더 많은 FPGA 리소스를 남겨 두고 소비전력을 줄입니다.
• 프로세서 및 FPGA 로직이 공유하는 강화 다중 포트 메모리 컨트롤러는 고신뢰성 및 안전 크리티컬 애플리케이션에 대한 오류 수정 코드(ECC) 지원 기능을 통합하고 있는 DDR2, DDR3 및 LPDDR2 장치를 지원합니다.

고대역폭 상호 연결 장치

HPS와 FPGA 패브릭 간의 높은 처리량 데이터경로는 두 칩 솔루션에서는 불가능한 상호 연결 성능을 제공합니다. 이러한 엄격한 통합 성능은 다음을 제공합니다.

• 100Gbp 이상의 피크 대역폭.
• 통합 데이터 일관성.
• 프로세서와 FPGA 간의 외부 I/O 경로를 제거하여 상당한 시스템 전력 절감.

플렉시블 FPGA 패브릭

FPGA 로직 패브릭을 사용하면 인텔 또는 그 파트너사의 맞춤형 IP 또는 사전 구성된 IP를 설계 장치에 구현하여 시스템을 차별화할 수 있습니다. 이를 통해 다음을 수행할 수 있습니다.

• 다양하거나 변화하는 인터페이스 및 프로토콜 표준에 빠르게 적응할 수 있습니다.
• FPGA에 맞춤형 하드웨어를 추가하여 타임 크리티컬 알고리즘을 가속화하고 강력한 경쟁 에지를 만들 수 있습니다.
• ASIC에서 요구되는 광범위한 설계, 검증 및 비반복 엔지니어링(NRE) 비용 없이 맞춤형 ARM 프로세서를 신속하게 배포할 수 있습니다.

아키텍처는 중요합니다.

Cyclone V SoC FPGA 많은 하드 IP 블록을 통합하고 있으므로 전반적인 시스템 비용, 전력 및 설계 시간을 줄일 수 있습니다. SoC FPGA는 부분의 합보다 큽니다. 프로세서와 FPGA 시스템이 함께 작동하는 방법은 시스템의 성능, 신뢰성 및 유연성에 매우 중요합니다. 설계 목적:

• 프로세서 부팅 또는 FPGA 구성 시퀀스의 유연성, 프로세서 재설정에 대한 시스템 응답, 2칩 솔루션에 대한 독립 메모리 인터페이스를 보존합니다.
• 통합된 ECC로 데이터 무결성 및 신뢰성을 유지합니다.
• 통합된 메모리 보호 장치로 프로세서 FPGA가 공유하는 DRAM 메모리를 보호합니다.
• 전체 장치에 대한 탁월한 가시성 및 제어를 위해 적응형 디버깅을 통해 시스템 수준 디버그를 지원합니다.