FPGA AI 제품군
이 FPGA AI Suite를 통해 FPGA 설계자, 머신 러닝 엔지니어 및 소프트웨어 개발자가 최적화된 FPGA AI 플랫폼을 효율적으로 만들 수 있습니다. 이 제품군의 유틸리티는 TensorFlow 또는 PyTorch 및 OpenVINO 툴킷과 같은 친숙하고 인기 있는 업계 프레임워크를 사용하여 AI 추론을 위한 FPGA 개발 속도를 높이는 동시에, Quartus Prime 소프트웨어로 강력하고 검증된 FPGA 개발 흐름을 활용합니다.
FPGA AI 제품군
혜택
고성능
Agilex™ 7 FPGA M-시리즈는 90% FPGA 사용률에서 초당 88.5 INT8 TOP 또는 초당 3,679 Resnet-50 프레임의 최대 이론적 성능을 달성할 수 있습니다.1
간편한 시스템 통합으로 총 소유 비용 절감
AI IP를 다른 시스템 수준 구성 요소와 통합하여 더 작은 설치 공간, 더 낮은 전력 및 대기 시간을 달성하십시오.
AI 프론트엔드 지원
TensorFlow, Caffe, Pytorch, MXNet, Keras, ONNX와 같이 선호하는 AI 프론트엔드를 사용하십시오.
간단한 표준 흐름
Quartus Prime 소프트웨어 또는 플랫폼 디자이너로 현재 또는 새로운 FPGA 디자인에 AI 추론 IP를 생성하고 추가하십시오.
사전 훈련된 모델에 대한 액세스
FPGA AI Suite는 Open Model Zoo의 대부분의 모델을 지원합니다.
원활한 사전 훈련된 모델 변환
OpenVINO 툴킷은 대부분의 표준 프레임워크에서 중간 표현으로 모델을 변환합니다.
푸시 버튼 최적화된 AI IP 생성
FPGA AI Suite는 최적의 리소스를 위한 설계 공간을 휩쓸고 있는 사전 훈련된 AI 모델에서 성능 목표에 이르기까지 최적의 AI 추론 IP를 원활하게 생성합니다.
하드웨어 없는 초기 모델 검증
OpenVINO 플러그인 인터페이스를 통해 AI 추론 IP의 비트 정확도2 소프트웨어 에뮬레이션을 사용할 수 있으므로 하드웨어 없이 모델의 정확도를 더 빠르게 평가할 수 있습니다.
FPGA AI 추론 개발 흐름
이 개발 흐름은 하드웨어와 소프트웨어 워크플로를 일반적인 엔드투엔드 AI 워크플로로 원활하게 결합합니다. 단계는 다음과 같습니다.
1. OpenVINO 모델 옵티마이저는 사전 훈련된 모델을 중간 표현 네트워크 파일(.xml) 및 가중치, 바이어스 파일(.bin)로 변환합니다.
2. FPGA AI Suite 컴파일러는 다음과 같은 용도로 사용됩니다.
- 지정된 아키텍처 파일에 대한 예상 영역 또는 성능 메트릭을 제공하거나 최적화된 아키텍처 파일을 생성합니다. (아키텍처는 PE 배열의 크기, 정밀도, 활성화 기능, 인터페이스 너비, 창 크기 등과 같은 추론 IP 매개변수를 의미합니다.)
- 네트워크 파일을 가중치 및 편향과 함께 FPGA와 CPU(또는 둘 다)에 대해 네트워크 파티션이 있는 bin 파일로 컴파일합니다.
3. 컴파일된 .bin 파일은 런타임 시 사용자 추론 응용 프로그램이 가져옵니다.
- 런타임 응용 프로그램 프로그래밍 인터페이스(API)는 추론 엔진 API(런타임 파티션 CPU 및 FPGA, 일정 추론) 및 FPGA AI(DDR 메모리, FPGA 하드웨어 블록)를 포함합니다.
4. 참조 설계를 통해 호스트 CPU(x86 및 Arm 프로세서)를 지원하는 FPGA에서 .bin 및 실행 추론을 가져오는 기본 작업과 호스트 없는 추론 작업을 입증할 수 있습니다.
5. FPGA AI Suite IP의 소프트웨어 에뮬레이션은 OpenVINO 플러그인 인터페이스를 통해 액세스할 수 있으므로 하드웨어에 액세스하지 않고도 FPGA AI IP의 정확도를 더 빠르게 평가할 수 있습니다(Agilex™ 5 FPGA에서만 사용 가능).
참고:
지원되는 장치: Agilex™ 5 FPGA, Agilex™ 7 FPGA, Cyclone® 10 GX FPGA, Arria® 10 FPGA
테스트된 네트워크, 계층 및 활성화 기능3:
- ResNet-50, MobileNet v1/v2/v3, YOLO v3, TinyYOLO v3, UNET, i3d
- 2D Conv, 3D Conv, Fully Connected, Softmax, BatchNorm, EltWise Mult, Clamp
- ReLU, PReLU, Tanh, Swish, S자 모양, 역수
시스템 레벨 아키텍처
FPGA AI Suite는 다양한 시스템 수준 사용 사례에 맞게 유연하게 구성할 수 있습니다. 그림 1. FPGA AI Suite IP를 시스템에 통합하는 일반적인 방법을 나열합니다. 이 사용 사례는 최적화된 임베디드 플랫폼부터 호스트 CPU(인텔® 코어™ 프로세서, Arm 프로세서)를 갖춘 응용 프로그램, 인텔® 제온® 프로세서를 갖춘 데이터 센터 환경에 이르기까지 다양한 분야를 포괄합니다. Nios® V 프로세서와 같은 호스트 없는 설계 및 소프트 프로세서를 지원합니다.
제품 및 성능 정보
성능은 사용, 구성 및 기타 요인에 따라 다릅니다. https://edc.intel.com/content/www/kr/ko/products/performance/benchmarks/overview/에서 자세한 정보를 확인하십시오.
성능 결과는 구성에 표시된 날짜에 진행된 테스트를 기반으로 하며 공개된 모든 업데이트가 반영되어 있지 않을 수도 있습니다. 구성 백업 상세 정보를 확인하십시오. 어떤 제품 또는 구성 요소도 절대적으로 안전할 수는 없습니다.
비용과 결과는 다를 수 있습니다.
소프트웨어 에뮬레이션과 하드웨어 간의 미세한 반올림 차이는 일반적으로 최소 정밀도 단위(ULP: Units of Least Precision)의 2 미만의 차이를 초래합니다.