XAUI PHY 인텔® FPGA IP
XAUI PHY 인텔® FPGA IP 코어를 통해 처리량이 매우 높은 10G 이더넷 연결 시스템을 쉽게 구축할 수 있습니다. 이 XAUI PHY는 10GbE 미디어 액세스 제어(MAC) IP 코어와 함께 인텔® FPGA가 10GbE PHY 장치 또는 광학 송수신 장치 모듈을 포함한 다양한 외부 장치를 통해 10GbE 네트워크에 인터페이스할 수 있도록 지원합니다.
V-시리즈 트랜시버 PHY IP 코어 사용 설명서 읽기 ›
인텔® Stratix® 10 L 및 H-Tile 송수신 장치 PHY 사용 설명서 읽기 ›
XAUI PHY 인텔® FPGA IP
3Gbps보다 빠른 직렬 트랜시버를 사용하여 인텔 65nm 및 40nm FPGA의 하드 실리콘에서 XAUI PHY를 구현할 수 있습니다. PHY 관리 기능은 소프트 IP에서 구현됩니다. 인텔 20nm 이상의 FPGA 제품군을 통해 소프트 IP에서 XAUI PHY를 구현할 수 있습니다.
기능
- 4X 3.125Gbps 직렬 외부 인터페이스를 위한 완벽한 10G 이더넷(XAUI) PHY 솔루션
- 10GBASE-X 물리 코딩 하위계층(PCS), 물리 매체 부착(PMA), XGMII 확장기 하위계층(XGXS), 10G 이더넷(XAUI) 및 PHY 관리 기능으로 구성되어 있는 PHY
- 완벽한 솔루션을 위한 인텔® FPGA 10GbE MAC과의 직접적인 인터페이스
- 칩-칩, 칩-광학 모듈, 칩-PHY 장치, 백플레인 및 짧은 케이블 애플리케이션을 위한 직접 표준 XAUI PHY(4X 3.125Gbps) 연결
- 3Gbps 이상의 직렬 트랜시버를 사용하는 인텔 장치의 하드 실리콘에 통합되어 있는 PHY, 직렬 트랜시버가 있는 Stratix® IV, Stratix® V 및 Aria® V FPGA에서 사용 가능한 소프트 XAUI PCS
- 작동 중에 시스템에 다양한 XAUI 채널 특성 및 장치를 채택할 수 있는 직렬 트랜시버에서 동적 부분 재구성 가능 I/O(DPRIO) 지원 기능
- 이더넷 표준 XAUI PHY 기능 구현: 데이터 및 제어 비트 8b/10b 인코딩/디코딩 및 레인당 동기화, X 3.125Gbps 라인 측 데이터 직렬화/역 직렬화(SERDES), 수신기 4 데이터 레인 할당, Deskew 및 4 레인 할당 및 클록 주파수 보상용 수신기 속도 정합
- 자체 테스트를 위해 장치의 직렬 트랜시버에서 송신기부터 수신기까지 로컬 직렬 루프백
- 고성능 내부 시스템 인터페이스
- 인텔® FPGA Avalon® 스트리밍(Avalon-ST) SDR XGMII, 데이터 전송을 위한 156.25Mbps에서 72비트
- 인텔® FPGA Avalon® Memory-Mapped(Avalon-MM), 에이전트 관리를 위한 32비트
관련 링크
문서
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