Multi-Rate Ethernet PHY FPGA IP
Multi-Rate Ethernet PHY FPGA IP 코어는 설계 재생성 또는 장치 재구성 없이 다중 데이터 속도를 동적으로 지원할 수 있습니다. 이 IP를 사용하면 1G~10G를 구성할 수 있으며 이를 통해 10M, 100M, 1G, 2.5G, 5G 및 10G의 모든 이더넷 속도에 걸쳐 동적으로 재구성할 수 있습니다.
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Multi-Rate Ethernet PHY FPGA IP
2.5G 및 5G 이더넷 구성이 도입되어 엔터프라이즈 및 메트로 영역 네트워크에 널리 사용되는 CAT5e 및 CAT6 케이블에서 더 높은대역폭을 지원합니다.
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기능
- IEEE 802.3 2005 표준 36절에 정의되어 있는 이더넷 프로토콜 구현.
- 물리 코딩 하위 계층(PCS) 기능 및 임베디드 물리 매체 부착(PMA)으로 구성.
- 동적으로 전환 가능한 PHY 작동 속도.
- 1G/2.5G, 2.5G, 10M/100M/1G/2.5G, 1G/2.5G/10G(MGBASE-T), 10M/100M/1G/2.5G/5G/10G(USXGMII), 10M, 100M, 1G, 2.5G, 10G (MGBASE-T) 작동 모드.
- USXGMII, MGBASE-T 모드를 위한 Copper-PHY 기능이 필요한 사용자는 외부 PHY 칩을 사용해야 합니다.
추가 리소스
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