1G/10Gb 이더넷 PHY 인텔® FPGA IP
1G/10G 이더넷 PHY 인텔® FPGA 지적 재산(IP) 코어는 적절한 물리 매체 부착(PMA)을 통해 표준 물리 코딩 하위계층(PCS)과 더 높은 데이터 속도 10G PCS의 기능을 모두 지원합니다. 표준 PCS는 IEEE 802.3 2005 표준의 36절에 정의된 1GbE 프로토콜을 구현하며 IEEE 802.3 2005 표준의 37절에 정의된 자동 협상 기능도 지원합니다. 10G PCS는 IEEE 802.3 2005 표준에 정의된 10G 이더넷 프로토콜을 구현합니다.
1G/10Gb 이더넷 PHY 인텔® FPGA IP
사용자는 인텔® FPGA 트랜시버 재구성 컨트롤러 IP 코어를 사용하여 1G와 10G PCS 사이를 동적으로 전환하여 코어를 다시 프로그래밍할 수 있습니다. 이 IP 코어는 1G/10GbE 이중 속도 SFP+ 플러그 모듈 네트워크 인터페이스, CAT 6/7 차폐 트위스트 페어 케이블 및 칩-칩 인터페이스를 구동하는 1G/10GbE 10GBASE 구리 외부 PHY 장치를 포함한 1G/10GbE 애플리케이션을 대상으로 합니다.
기능
- 통합 SGMII / 1000 BASE-X / 10GBASE-R(10M-10Gb) 이더넷 PCS 및 PMA
- 완전한 단일 칩 솔루션용 인텔® FPGA 1G/10GbE(10M-10GbE) MAC과의 직접 내부 인터페이스.
- 런타임 또는 자동 속도 감지(병렬 감지) 동안 1Gb 및 10Gb 사이에서 사용자가 선택 가능한 1G/10Gb 데이터 속도 및 PHY IP에 의한 재구성 또는 이더넷 자동 협상 기능으로 10/100/1000Mb 사이에서 데이터 속도 선택
- 10Gb, 1G/10GbE 및 10M-10GbE(SGMII/1G/10GbE) 옵션
- IEEE 1588 v2 옵션
- 동기식 이더넷(Sync-E) 옵션
- Sync-E 지터 클리너 위상 잠금 루프(PLL)로 라우팅하기 위해 직렬 트랜스시버 클럭 및 데이터 복구(CDR)로 FPGA 패브릭에 노출된 클록 출력 신호 복구
- 선택적 외부 Sync-E 지터 클리너 PLL이 깨끗한 클록을 TX PLL 기준 클록 입력에 공급하도록 허용하는 별도의 송신기(TX)와 수신기(RX) 직렬 트랜시버 PLL 기준 클록 입력
- 수신기 링크 오류 상태 감지.
- 셀프 테스트를 위한 직렬 트랜시버의 송신기에서 수신기까지 로컬 직렬 루프백.
- 고성능 내부 시스템 인터페이스
- 1G/10GbE(10M-10GbE) MAC에 대한 GMII 및 단일 데이터 속도(SDR) XGMII 인터페이스, 각각 125 MHz에서 8비트 및 156.25MHz에서 72비트로 데이터 전송
- 슬레이브 관리를 위한 인텔® FPGA Avalon® 메모리 매핑(Avalon-MM) 32비트 인터페이스
관련 링크
문서
- 설계 시작 시 사용 가능한 1G/10GbE 및 10M-10GbE PHY 솔루션을 신속하게 완성
- 인텔® FPGA 지원 Verilog HDL 및 VHDL 시뮬레이터에 대한 등록 전송 수준(RTL) 및 사후 기능 시뮬레이션
- 1G/10GbE 및 10M-10GbE MAC, 1G/10GbE 및 10M-10GbE PHY 검증 테스트벤치 및 설계 예시
- GUI 기반 매개 변수 에디터를 통한 구성 및 생성
- 이 IP 코어의 일반적인 예상 성능 및 리소스 사용 수치는 V 시리즈 트랜시버 PHY IP 코어 사용 설명서에 제공되어 있습니다.
- 인텔® FPGA IP 릴리스 정보 >
개발 보드
장치 지원
- 트랜시버가 있는 모든 FPGA 제품군에서 지원되는 10M~1G 구성
- 다음에서 1G/10G 구성이 지원됩니다.
- 인텔® Arria® 10 FPGA ›
- Stratix® V FPGA ›
- Arria® V FPGA ›
- Stratix® IV FPGA ›
추가 리소스
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