JESD204B 인텔® FPGA IP
인텔은 저가 또는 저전력에서 고성능 FPGA 및 SoC에 이르기까지 여러 제품에 걸쳐 업체의 JESD204B 직렬 인터페이스를 공급합니다. JESD204B 인텔® FPGA IP는 데이터를 FPGA 장치로 전송하기 위한 디지털-아날로그 변환기(DAC) 또는 아날로그-디지털 변환기(ADC)용의 고속 지점 간 직렬 인터페이스입니다.
F-타일 JESD204B 인텔® FPGA IP 사용 설명서 읽기 ›
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JESD204B 인텔® FPGA IP
JESD204b 인텔® FPGA IP 통합:
- 미디어 접근 제어(MAC) - 링크 상태 및 문자 교체를 제어하는 데이타 링크 레이어(DLL) 블록
- 물리적 레이어 (PHY) - 물리적 코딩 하위 레이어(PCS) 및 물리적 미디어 부착(PMA) 블록
전체 전송 계층의 고유한 구현으로 설계 엔지니어는 더 이상 전송 계층 솔루션을 통합하거나 개발하기 위해 문서를 분석할 필요가 없습니다. 아날로그-디지털 변환기(ADC) 및 디지털-아날로그 변환기(DAC) 공급업체, RFIC 및 아날로그 프런트 엔드를 사용하는 JESD204B 인텔® FPGA 지적 재산권(IP) 코어에 관한 인텔의 하드웨어 상호 운용성 테스트를 통해 더 빨리 출시할 수 있습니다.
기능
JESD204B 인텔® FPGA IP 코어는 다음과 같은 주요 기능을 제공합니다.
- 최대 12.5Gbps(JESD204B 표준에 따라 특징화 및 인증됨)의 레인 속도와 인텔® Agilex™ 7 E-Tile에 대한 최대 19Gbps 및 인텔® Agilex™ 7 F-Tile(JESD204B 표준에 따라 특징화 및 인증되지 않음)에 대한 최대 20Gbps의 레인 속도.
- JESD 매개변수의 런타임 재구성(L, M, F, S, N, K, CS, CF, 데이터 속도).
- 이식성을 위한 기본 및 PHY 분할.
- JESD204A와의 역행 호환성을 위한 하위 클래스 0 작동 모드.
- ADC/DAC와 FPGA 간의 결정적 대기 시간 지원을 위한 하위클래스 1 및 2 작동 모드.
- 다중 장치 동기화.
- 직렬 레인 정렬 및 모니터링.
- IP 코어 대기 시간 조정 기능.
- 트랜스미터(TX) 및 리시버(RX)용 트랜시버 채널 공유를 통해 트랜시버 수 최적화.
- 전송 계층 설계를 포함하는 하드웨어 검증 설계 사례.
인텔은 다음과 같은 주도적인 공급업체의 변환기 장치를 사용하여 JESD204B 인텔® FPGA IP 하드웨어 검증 작업을 수행했습니다. 아래 나열된 하드웨어 점검 보고서를 다운로드하십시오.
아날로그 장치
관련 링크
문서
참고: Texas Instruments의 TSW14J57 및 TSW14J56 평가 모듈(EVM)은 각각 인텔® Arria® 10 FPGA 및 Arria® V FPGA를 사용하여 설계되었습니다. TSW14J57EVM 및 TSW14J56EVM에서 지원하는 Texas Instruments의 모든 장치는 JESD204B 인텔® FPGA IP와 호환되는 것으로 하드웨어 검증을 받았습니다.
추가 리소스
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† 특정 시스템의 특정 테스트에서 구성 요소의 성능을 측정한 테스트입니다. 하드웨어, 소프트웨어 또는 구성의 차이가 실제 성능에 영향을 줄 수 있습니다. 구매를 고려하고 있는 경우 다른 정보 소스도 참조하여 성능을 평가하십시오. 성능 및 벤치마크 결과에 대한 더 자세한 내용은 www.intel.com/benchmarks를 참조하세요.
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