인텔® Arria® 10 및 인텔® Cyclone® 10 PCIe 하드 IP
인텔® Arria® 10 및 인텔® Cyclone® 10 GX FPGA에는 각각 PCI 익스프레스 기본 사양 3.0 및 PCI 익스프레스 기본 사양 2.0을 준수하는 PCI 익스프레스*용 구성 가능하고 강화된 프로토콜 스택이 포함되어 있습니다. 하드 IP는 Avalon® 스트리밍(Avalon-ST) 인터페이스를 제공하며 루트포트(RP) 또는 엔드포인트(EP) 모드로 구성할 수 있습니다.
단일 루트 I/O 가상화(SR-IOV) 지원 및 DMA 기능이 있는 Avalon 메모리 매핑 인터페이스(Avalon-MM)에 대한 브리징을 지원하는 보완적인 소프트 IP를 사용할 수 있습니다.
PCIe용 인텔® Arria® 10 및 인텔® Cyclone® 10 GX Avalon-ST 인터페이스 사용 설명서 ›
PCIe용 인텔® Arria® 10 및 인텔® Cyclone® 10 GX Avalon-ST 하드 IP 설계 예제 사용 설명서 ›
인텔® Arria® 10 및 인텔® Cyclone® 10 PCIe 하드 IP
표준 및 사양 준수
기능
- Hard IP로 구현된 트랜잭션, 데이터 링크, 실제 계층을 포함하는 완전한 프로토콜 스택.
- 인텔® Arria® 10 장치의 전용 엔드포인트에 대해 Gen1, Gen2 또는 Gen3 레인 속도의 ×1, ×2, ×4 및 ×8 구성 지원
- 인텔® Cyclone® 10 GX 장치의 전용 엔드포인트에 대해 Gen1 또는 Gen2 레인 속도의 ×1, ×2 및 ×4 구성 지원
- 전용 16KB 수신 버퍼
- PCIe 링크를 사용한 프로토콜을 통한 구성(CvP) 지원으로 I/O 및 코어 비트스트림의 별도 저장 가능(선택 사항)
- 매개변수화, 설계 모듈 및 연결성을 보여주는 설계 예제
- 애플리케이션 유형에 따른 RX 버퍼 공간의 최적화를 위해 크레딧 할당 설정 확장
- 256비트 Avalon ST 인터페이스로 사이클당 다수의 패킷 지원
- 높은 신뢰성이 요구되는 애플리케이션을 위해 엔드-투-엔드 순환 중복 코드(ECRC) 생성, 검사 및 고급 오류 보고(AER) 제공(산택 사항)
- SRNS(Separate Reference Clock No Spread Spectrum) 아키텍처 지원
드라이버 지원
- Linux 장치 드라이버
IP 품질 기준
기초 |
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연도 IP가 처음 공개됨 |
2016년 |
상태 |
프로덕션 |
결과물 |
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고객 결과물은 다음을 포함합니다. 디자인 파일(암호화된 소스 코드 또는 사전 합성 Netlist) 타이밍 및/또는 레이아웃 제약 개정 관리를 통한 문서화 |
Y Y Y |
IP와 함께 제공되는 모든 추가 고객 결과물 |
Testbench 및 디자인 예제 |
최종 사용자가 IP를 구성할 수 있도록 허용하는 매개변수화 GUI |
Y |
인텔 FPGA IP 평가 모드 지원을 위해 IP 코어 활성화 |
Y |
소스 언어 |
Verilog |
Testbench 언어 |
Verilog |
소프트웨어 드라이버 제공 |
Y |
드라이버 OS 지원 |
Linux |
구현 |
|
사용자 인터페이스 |
Avalon 스트리밍 및 Avalon 메모리 매핑 |
IP-XACT 메타데이터 |
N |
확인 |
|
시뮬레이터 지원 |
NCSim, Ccelium, ModelSim, VCS |
하드웨어 검증 |
인텔® Arria® 10 |
산업용 표준 준수 테스트 수행 |
Y |
수행한 경우, 어떤 테스트를 수행했나요? |
PCI-SIG |
수행한 경우, 테스트한 인텔 FPGA 장치는 무엇인가요? |
인텔® Arria® 10 |
수행한 경우, 수행 날짜 |
2016년 12월 / 2017년 8월 |
수행하지 않은 경우, 예정되어 있나요? |
해당 없음 |
상호 운용성 |
|
상호 운용성 테스트를 거친 IP |
Y |