P-Tile PCIe* 하드 IP
P-Tile은 인텔® Stratix® 10 DX 및 인텔® Agilex™ F-시리즈 장치에서 사용할 수 있는 FPGA 자매품 타일 칩셋으로, 엔드포인트, 루트 포트 및 TLP 바이패스 모드에서 4.0/3.0 기능을 위한 PCIe를 기본적으로 지원합니다.
P-Tile PCIe* 하드 IP
P-Tile 링크 업 비디오
인텔® 제온 서버와 P-타일 링크 업을 탑재한 인텔® Stratix® 10 DX 장치 데모를 시청하십시오.
표준 및 사양 준수
- P 타일 PCIe 하드 IP는 PCI-SIG 규정 준수 테스트를 성공적으로 통과했습니다. PCI-SIG 인터그레이터 웹페이지에 게시된 결과.
P-타일 하드 IP용 PCIE* 기능
- 하드 IP로 구현된 트랜잭션, 데이터 링크 및 물리적 계층을 포함한 완전한 프로토콜 스택.
- 엔드포인트 및 루트 포트 모드를 위해 최대 4x16까지 기본적으로 지원.
- 포트 분기 역량: x4 루프 포트 4개, x8 엔드포인트 2개
- 업스트림 및 다운스트림 모드 모두에서 TLP 바이패스 모드 지원.
- 최대 512B 페이로드 크기(MPS)를 지원.
- 최대 4096바이트(4KB) MRRS(읽기 요청 크기)를 지원합니다.
- 독립적 확산 스펙트럼 클로킹(SRIS)이 있는 별도의 기준 클록.
- 스프레드 스펙트럼 클록(SRNS)이 없는 별도의 기준 클록.
- 일반 참조 클록 아키텍처.
- 두 가지 재설정 작업(x8x8EP 및 x8x8 TLP Bypass UP/UP)을 처리하는 독립적인 PERST를 지원합니다.
- PCIe 고급 오류 보고(PF 전용).
- D0 및 D3 PCIe 전원 상태를 지원.
- 수신기에서의 레인 마진.
- 리타이머 유무 감지.
- FPGA 구성 및 사용자 모드로의 진입이 완료되기 전에 PCIe 하드 IP가 호스트와 통신할 수 있도록 허가하는 자율형 하드 IP 모드를 지원.
- PCIE 링크를 통한 FPGA 코어 구성(CVP 초기화 및 CVP 업데이트).
다중 기능 및 가상화 기능
- SR-IOV 지원(각 엔드포인트당 8개의 PF, 2K VF)입니다.
- 구성 인터셉트 인터페이스를 통한 가상 IO 지원.
- 확장 가능한 I/O 및 공유 가상 메모리(SVM)를 지원(향후).
- 액세스 제어 서비스(ACS).
- 대체 라우팅-ID 해석(ARI).
- 기능 수준 초기화(FLR).
- TLP 프로세싱 힌트(TPH)를 지원.
- 주소 번역 서비스(ATS)를 지원.
- 프로세스 주소 공간 ID(PasID).
사용자 인터페이스 기능
- Avalon® 스트리밍 인터페이스(Avalon-ST).
- 별도의 헤더, 데이터 및 접두사가 있는 사용자 패킷 인터페이스.
- 지정된 사이클(x16 코어 전용)에서 최대 2개의 TLP를 처리할 수 있는 듀얼 세그먼트 사용자 패킷 인터페이스.
- 확장 태그 지원
- 10비트 태그 지원(모든 기능 결합에 주어진 시간 이내에 최대 768개의 미해결 태그(x16) / 512개의 미해결 태그(x8/x4)).
IP 디버깅 기능
- 다음 기능을 포함한 디버깅 툴킷:
- 프로토콜 및 링크 상태 정보.
- PMA 레지스터 액세스 및 육안으로 보기 기능을 포함한 기본 및 고급 디버깅 기능.
드라이버 지원
- Linux 장치 드라이버.
관련 링크
문서
장치 및 하드웨어 개발 키트 지원
추가 리소스
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