R-Tile PCIe* 하드 IP

R-타일은 엔드포인트(EP), 루트 포트(RP) 및 트랜잭션 레이어(TL) 바이패스 모드에서 최대 PCIe 5.0 x16의 구성을 지원하는 FPGA 자매품 타일입니다. PCIe 3.0, 4.0 및 5.0 구성이 기본적으로 지원됩니다. R-타일은 또한 SerDes 아키텍처 모드에서 PCIe(PIPE) 5.1.1용 PHY 인터페이스를 통해 최대 16개의 SerDes 채널을 지원합니다.

R-Tile PCIe* 하드 IP

Agilex™ 7 FPGA I-시리즈 및 M-시리즈 장치의 자매품 타일

  • R-Tile에서 Hard IP(HIP)로 사용 가능
    • 트랜잭션 계층 우회에 대한 기능을 갖춘 하드 IP로 구현된 전체 프로토콜 스택
  • 전체 PCIe 5.0 x16 성능 및 PCI-SIG 호환 IP 코어
  • PCI Express용 하드 IP와 소프트 IP를 모두 혼합하면 최고의 유연성, 성능 및 생산성을 제공합니다.
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표준 및 사양 준수

  • PCIe 5.0 기반 사양. 개정판 5.0, 1.0
  • PIPE Serdes (SerDes-모드) 사양 5.1
  • R-타일 PCIe 하드 IP는 2022년 4월 워크숍에서 PCI-SIG 준수 테스트를 통과했습니다. PCI-SIG 통합자 목록 참조

기능

  • Hard IP로 구현된 트랜잭션, 데이터 링크 및 물리 계층을 포함한 완전한 프로토콜 스택을 포함합니다.
  • PIPE 모드 지원
  • 기본적으로 PCIe 5.0/4.0/3.0 구성 및 링크 다운 트레이닝을 통한 2.0/1.0 구성 지원
  • 루트 포트 및 엔드포인트 모드 지원
  • 패브릭 기반 PCIe 스위치 IP 작업을 위한 업 포트 또는 다운 포트 기능을 활성화하는 TL-Bypass 모드 지원
  • 더 낮은 너비의 x4, x8 구성에서 다양한 멀티링크 EP, RP 모드 사용 가능
  • 다양한 분기 옵션
  • 단일 가상 채널 지원
  • 최고 512바이트 최대 페이로드 크기(MPS)
  • 최고 4096바이트(4KB) 최대 읽기 요청 크기(MRRS)
  • 다양한 클럭 모드 지원: 공통 참조 클록(refclk), 확산 스펙트럼(SRIS, SRNS)이 있거나 없는 독립 참조 클록(refclk)
  • 고급 오류 보고
  • 정밀 시간 관리(PTM)
  • D0 및 D3 PCIe 전원 상태 지원
  • FPGA 구성 및 사용자 모드로의 진입이 완료되기 전에 PCIe Hard IP가 호스트와 통신할 수 있도록 허가하는 자율형 Hard IP 모드를 지원
  • PCIe 링크(CVP Init 및 CVP 업데이트)를 통한 FPGA 코어 구성과 PCIe 링크 상의 부분 재구성(PR)

다중 기능 및 가상화 기능

  • SR-IOV 지원(각 엔드포인트당 8개의 PF, 2K VF)
  • 구성 인터셉트 인터페이스를 통한 가상 IO 지원
  • 확장형 I/O 및 공유 가상 메모리(SVM) 지원
  • 액세스 제어 서비스(ACS)
  • 대체 라우팅 ID 해석(ARI)
  • 기능 수준 재설정 (FLR)
  • TLP 프로세싱 힌트(TPH)에 대한 지원
  • 주소 번역 서비스(ATS)
  • 프로세스 주소 공간 ID(PasID)

사용자 인터페이스 기능

  • Avalon® Streaming Interface(Avalon-ST)
  • 별도의 헤더, 데이터 및 접두사가 있는 사용자 패킷 인터페이스
  • 주어진 주기(x16코어만)에서 최대 4개 TLP를 처리할 수 있는 역량을 갖춘 쿼드 세그먼트 사용자 패킷 인터페이스
  • 확장 태그 지원
  • 10비트 태그 지원(모든 기능 결합에 주어진 시간 이내에 최대 768개의 미해결 태그(x16)/512개의 미해결 태그(x4/x8))

보조 IP

IP 디버깅 기능

  • 디버그 툴킷 기능:
  • 프로토콜 및 링크 상태 정보
  • PMA 레지스터 액세스 및 육안으로 보기 기능을 포함한 기본 및 고급 디버깅 기능

드라이버 지원

  • Linux 장치 드라이버

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