R-Tile PCIe* 하드 IP
R-타일은 FPGA 자매품 타일로, 최대 5 x16 엔드포인트(EP), 루트 포트(RP) 및 트랜잭션 레이어 패킷(TLP) 우회 모드 PCIe* 구성을 지원합니다. PCIe 3.0, 4.0 및 5.0 구성을 기본적으로 지원합니다. R-타일은 또한 SerDes 아키텍처 모드에서 PCIe(PIPE) 5.1.1용 PHY 인터페이스를 통해 최대 16개의 SerDes 채널을 지원합니다.
R 타일은 인텔® Agilex™ I-시리즈 장치의 자매품 타일 역할을 합니다.
PCIe용 R 타일 Avalon® Streaming 인텔® FPGA IP 사용 설명서 ›
PCIe 설계 사례용 P-타일 Avalon® Streaming 인텔® FPGA IP 설계 사례 사용 설명서 ›
R-Tile PCIe* 하드 IP
표준 및 사양 준수
- PCIe 5.0 기반 사양. Rev. 5.0, 1.0
- PIPE Serdes (SerDes-모드) 사양 5.1
- R-타일 PCIe 하드 IP는 2022년 4월 워크숍에서 PCI-SIG 준수 테스트를 통과했습니다. PCI-SIG 통합자 목록을 참조하십시오.
기능
- 하드 IP로 구현된 트랜잭션, 데이터 링크 및 물리적 계층을 포함한 완전한 프로토콜 스택을 포함합니다.
- 파이프 모드 지원
- PCIe* 3.0/4.0/5.0 구성 및 링크 다운 트레이닝을 통한 1.0/2.0 구성을 기본적으로 지원합니다.
- 루트 포트(RP) 및 엔드포인트(EP) 모드 지원.
- 패브릭 기반 PCI 스위치 IP 작업을 위한 업 포트 또는 다운 포트 기능을 활성화하는 TL-Bypass 모드 지원.
- 더 낮은 폭 x8, x4 구성에서 다양한 멀티링크 EP, RP 모드 지원
- 단일 가상 채널 지원
- 최대 512바이트 MPS(최대 페이로드 크기)를 지원합니다.
- 최대 4096바이트(4KB) MRRS(읽기 요청 크기)를 지원합니다.
- 다양한 클럭 모드 지원: 공통 반영, 확산 스펙트럼(SRIS, SRNS)이 있거나 없는 독립 반영
- PCIe* 고급 오류 보고
- D0 및 D3 PCIE 전원 상태 지원.
- FPGA 구성 및 사용자 모드로의 진입이 완료되기 전에 PCIe 하드 IP가 호스트와 통신할 수 있도록 허가하는 자율형 하드 IP 모드를 지원.
- PCIE 링크를 통한 FPGA 코어 구성(CVP 초기화 및 CVP 업데이트).
다중 기능 및 가상화 기능
- SR-IOV 지원(각 엔드포인트당 8개의 PF, 2K VF)
- 구성 인터셉트 인터페이스를 통한 가상 IO 지원
- 확장형 I/O 및 공유 가상 메모리(SVM) 지원(향후)
- 액세스 제어 서비스(ACS)
- 대체 라우팅 ID 해석(ARI)
- 기능 수준 재설정 (FLR)
- TLP 프로세싱 힌트(TPH)에 대한 지원
- ATS(Address Translation Services)에 대한 지원
- 프로세스 주소 공간 ID (PasID)
사용자 인터페이스 기능
- Avalon® 스트리밍 인터페이스 (Avalon-ST)
- 별도의 헤더, 데이터 및 접두사가 있는 사용자 패킷 인터페이스.
- 주어진 주기(x16코어만)에서 최대 4개 TLP를 처리할 수 있는 역량을 갖춘 쿼드 세그먼트 사용자 패킷 인터페이스
- 확장 태그 지원
- 10비트 태그 지원(모든 기능 결합에 주어진 시간 이내에 최대 768개의 미해결 태그(x16) / 512개의 미해결 태그(x8/x4)).
IP 디버깅 기능
- 다음 기능을 포함한 디버깅 툴킷:
- 프로토콜 및 링크 상태 정보.
- PMA 레지스터 액세스 및 육안으로 보기 기능을 포함한 기본 및 고급 디버깅 기능.
드라이버 지원
- Linux 장치 드라이버
IP 품질 기준
기초 |
|
---|---|
연도 IP가 처음 공개됨 |
2021년 |
상태 |
예비 |
결과물 |
|
고객 결과물은 다음을 포함합니다. 디자인 파일(암호화된 소스 코드 또는 사전 합성 Netlist) 타이밍 및/또는 레이아웃 제약 사용자 가이드 |
Y Y Y |
IP와 함께 제공되는 모든 추가 고객 결과물 |
Testbench, 디버그 툴킷 및 설계 예 |
최종 사용자가 IP를 구성할 수 있도록 허용하는 매개변수화 GUI |
Y |
인텔 FPGA IP 평가 모드 지원을 위해 IP 코어 활성화 |
Y |
소스 언어 |
Verilog |
Testbench 언어 |
Verilog |
소프트웨어 드라이버 제공 |
Y |
드라이버 OS 지원 |
Linux |
구현 |
|
사용자 인터페이스 |
Avalon 스트리밍, Avalon 메모리 매핑 |
IP-XACT 메타데이터 |
N |
확인 |
|
시뮬레이터 지원 |
QuestaSIM, VCS |
하드웨어 검증 |
인텔 Agilex I-시리즈 |
산업용 표준 준수 테스트 수행 |
Y |
수행한 경우, 어떤 테스트를 수행했나요? |
PCI-SIG |
수행한 경우, 테스트한 인텔 FPGA 장치는 무엇인가요? |
인텔 Agilex I-시리즈 |
수행한 경우, 수행 날짜 |
2022년 4월 |
수행하지 않은 경우, 예정되어 있나요? |
|
상호 운용성 |
|
상호 운용성 테스트를 거친 IP |
N |
수행한 경우, 테스트한 인텔 FPGA 장치는 무엇인가요? |
|
상호 운용성 보고서 사용 가능 |
Y |
추가 리소스
IP 찾기
귀하의 요구 사항에 적합한 인텔® FPGA 지적 재산권 코어를 찾아보십시오.
기술 지원
이 IP 코어에 대한 기술 지원을 받으려면 지원 리소스 또는 인텔® 우수 고객 지원을 방문하십시오. 또한 지식 센터 및 커뮤니티에서 이 기능과 관련된 항목을 검색할 수도 있습니다.
IP 평가 및 구매
인텔® FPGA 지적 재산권 코어에 대한 평가 모드 및 구매 정보.
인텔® FPGA IP로 설계
인텔® FPGA에 최적화된 다양한 기성 코어인 인텔® FPGA IP를 사용한 설계에 대해 자세히 알아보십시오.
IP 기본 제품군
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디자인 예
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