Serial Lite IV 인텔® FPGA IP 코어
Serial Lite IV 인텔® FPGA 지적 재산권(IP) 코어는 칩 대 칩, 보드 대 보드 및 백플레인 응용프로그램의 고대역폭 데이터 통신에 적합합니다.
Serial Lite IV 인텔® FPGA IP 코어
Serial Lite IV IP 코어는 MAC(미디어 액세스 제어), PCS(물리적 코딩 하위레이어) 및 PMA(물리적 미디어 부착) 블록을 통합합니다. IP는 최대 12개 PAM4 레인의 인텔® Agilex™ F-Tile 범용 트랜시버(FGT)로 최대 58Gbps까지, 단일 링크에서 최대 4개 PAM4 레인의 인텔® Agilex™ F-Tile 고속 트랜시버(FHT)로 최대 116Gbps 또는 FGT의 최대 16개 비제로 복귀(NRZ) 레인으로 레인당 28Gbps 및 FHT의 최대 4개 NRZ 레인으로 레인당 58Gbps의 데이터 전송을 지원합니다. 이 프로토콜은 높은 대역폭, 낮은 오버헤드 프레임, 낮은 I/O 카운트를 제공하고 레인 수와 속도 모두에서 높은 확장성을 지원합니다. E-타일 송수신기 및 F-타일 송수신기의 이더넷 PCS 모드로 광범위한 데이터 전송률을 지원하여 IP를 쉽게 재구성할 수 있습니다.
이 IP는 두 개의 전송 모드를 지원합니다:
- 기본 모드 - 대역폭을 늘리기 위해 패킷 시작, 빈 주기 및 패킷 끝 없이 데이터가 전송되는 순수한 스트리밍 모드입니다. IP는 첫 번째 유효한 데이터를 버스트의 시작으로 사용합니다.
- 전체 모드 - 데이터 전송 패킷 모드입니다. 버스트 및 동기화 주기는 패킷의 시작과 끝에서 구분 기호로 전송됩니다.
기능
기능 | 상황 |
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데이터 전송 |
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PCS |
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오류 감지 및 처리 |
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인터페이스 |
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추가 리소스
IP 찾기
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기술 지원
이 IP 코어에 대한 기술 지원을 받으려면 지원 리소스 또는 인텔® 우수 고객 지원을 방문하십시오. 또한 지식 센터 및 커뮤니티에서 이 기능과 관련된 항목을 검색할 수도 있습니다.
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