Serial Lite IV 인텔® FPGA IP 코어

Serial Lite IV 인텔® FPGA 지적 재산권(IP) 코어는 칩 대 칩, 보드 대 보드 및 백플레인 응용프로그램의 고대역폭 데이터 통신에 적합합니다.

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Serial Lite IV 인텔® FPGA IP 코어

Serial Lite IV IP 코어는 MAC(미디어 액세스 제어), PCS(물리적 코딩 하위 계층) 및 PMA(물리적 미디어 부착) 블록을 통합합니다. IP는 단일 링크에서 최대 12개 PAM4 레인의 인텔® Agilex™ 7 F-Tile FGT(범용 트랜시버)로 레인당 최대 58Gbps 및 최대 4개 PAM4 레인의 인텔® Agilex™ 7 F-Tile FHT(고속 트랜시버)로 최대 116Gbps 또는 FGT의 최대 16개 NRZ(비제로 복귀) 레인으로 레인당 28Gbps 및 FHT의 최대 4개 NRZ 레인으로 레인당 58Gbps의 데이터 전송을 지원합니다. 이 프로토콜은 높은 대역폭, 낮은 오버헤드 프레임 및 낮은 I/O 카운트를 제공하여 레인 수와 속도 모두에서 높은 확장성을 지원합니다. IP는 Agilex™ 5 장치용 최신 GTS 트랜시버로 E-Tile 트랜시버와 F-Tile 트랜시버의 이더넷 PCS 모드로 다양한 데이터 속도를 지원하므로 쉽게 재구성할 수 있습니다.

이 IP는 두 개의 전송 모드를 지원합니다:

  • 기본 모드 - 대역폭을 늘리기 위해 패킷 시작, 빈 주기 및 패킷 끝 없이 데이터가 전송되는 순수한 스트리밍 모드입니다. IP는 첫 번째 유효한 데이터를 버스트의 시작으로 사용합니다.
  • 전체 모드 - 데이터 전송 패킷 모드입니다. 버스트 및 동기화 주기는 패킷의 시작과 끝에서 구분 기호로 전송됩니다.

기능

기능 설명
데이터 전송
  • 단일 링크에서 FHT의 PAM4 레인 최대 4개로 레인당 최대 116Gbps 지원
  • 단일 링크에서 FHT의 NRZ 레인 최대 4개로 레인당 최대 58Gbps 지원.
  • 단일 링크에서 FGT의 PAM4 레인 최대 12개로 레인당 최대 58Gbps 지원.
  • 단일 링크에서 FGT의 최대 16개 NRZ 레인으로 레인당 최대 28Gbps 지원.
  • 연속 스트리밍(기본) 또는 패킷(전체) 모드를 지원합니다.
  • 낮은 오버헤드 프레임 패킷 지원.
  • 모든 버스트 크기에 대해 바이트 단위 전송을 지원합니다.
  • 사용자 개시 또는 자동 레인 조정을 지원합니다.
  • 프로그래밍 가능 정렬 기간을 지원합니다.
PCS
  • 소프트 로직 리소스 감소를 위해 인텔® Agilex™ 7 및 인텔® Stratix® 10 장치 E-Tile 트랜시버에 원활하게 인터페이스되는 하드 IP 로직을 사용합니다.
  • 100GBASE-KP4 사양에 대한 PAM4 변조 모드를 지원합니다. RS-FEC는 이 변조 모드에서 항상 활성화됩니다.
  • KR-FEC 오류 감지 및 수정(옵션)을 위해 NRZ 변조 모드를 지원합니다.
  • 64b/66B 인코딩 디코딩을 지원합니다.
오류 감지 및 처리
  • 전송(TX) 및 수신(RX) 데이터 경로에서 순환 중복 검사(CRC) 오류 검사를 지원합니다.
  • RX 링크 오류 검사 지원.
  • RX PCS 오류 감지 지원.
인터페이스
  • 독립 링크가 있는 전이중 패킷 전송만 지원합니다.
  • 전송 지연 시간이 짧은 여러 FPGA에 대하여 지점 간 상호 연결을 사용합니다.
  • 사용자 정의 명령을 지원합니다.
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IP 상태

IP 주문 코드 주문 상태
Serial Lite IV 인텔® FPGA IP IP-SLITE4 프로덕션
F-Tile Serial Lite IV 인텔 FPGA IP IP-SLITE4F 프로덕션

GTS Serial Lite IV 인텔 FPGA IP

IP-SLITE4F

 예비
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