이더넷 인텔® FPGA IP 코어용 인텔® Stratix® 10 FPGA H-Tile 하드 IP

이더넷 인텔® FPGA 지적 재산(IP) 코어용 인텔® Stratix® 10 FPGA H-Tile 하드 IP는 100Gbps의 이더넷 데이터 속도로 이 하드 IP에 대한 액세스를 제공합니다. IP 코어는 인텔® FPGA IP 라이브러리에 포함되어 있으며 인텔® Quartus® Prime Pro Edition 소프트웨어 IP 카탈로그에서 사용할 수 있습니다. IP 코어는 100GBASE-R4 이더넷 채널과 함께 사용할 수 있습니다. 이더넷 데이터 속도를 위해, 미디어 액세스 제어(MAC) + 물리 코딩 하위계층(PCS) 변형 장치또는 PCS 전용 변형 장치를 선택할 수 있습니다.

100GBASE-R4 이더넷 채널은 4개의 25.78125Gbps 링크를 매핑합니다. FPGA 직렬 트랜시버는 IEEE 802.3-2015 고속 이더넷 표준 CAUI-4 사양을 준수합니다. IP 코어는 트랜시버를 구성하여 IP 코어 변형 장치에 대한 관련 사양을 구현합니다. 트랜시버 인터페이스를 외부 물리 매체 의존(PMD) 광학 모듈 또는 다른 장치에 직접 연결할 수 있습니다.

기능

IP 코어는 IEE 웹사이트(www.ieee.org)에서 사용 가능한 IEEE 802.3-2015 고속 이더넷 표준에 맞게 설계되었습니다. MAC는 지연 시간을 최적화하기 위해 컷스루 프레임 처리 기능을 제공하며, 64바이트 프레임 길이의 전체 회선 속도와 패킷 손실 없이 백투백 또는 혼합 길이 트래픽을 지원합니다. 이더넷 IP 코어 변형 장치용의 모든 인텔® Stratix® 10 FPGA H-Tile 하드 IP는 전이중 모드에 있습니다. 이러한 IP 코어 변형 장치는 다음과 같은 기능을 제공합니다.

PHY:

• 인텔® Stratix® 10 FPGA 25.78125Gbps 직렬 트랜시버에 원활하게 인터페이스되는 하드 IP 로직
• 25.78125Gbps에서 작동하는 2개 또는 4개의 FPGA 하드 트랜시버 레인으로 구성된 LAUI 또는 CAUI-4 외부 인터페이스.
• 데이터 추출 및 정렬 마커로 64B/66B 인코딩 기반 LAUI 또는 CAUI-4 링크를 지원하여 여러 레인의 데이터 정렬.
• IEEE 표준 802.3-2915 73절에 정의된 자동 협상(AN) 지원.
• IEEE 표준 802.3-2915 92 및 93절에 정의된 링크 교육(LT) 지원.
• IEEE 802.3-2015 고속 이더넷 표준 80.5절 요구 사항을 초과하는 수신기(RX) 스큐 변형 장치 공차.

프레임 구조 제어:

• 점보 패킷 지원.
• RX 순환 중복 검사(CRC) 패스스루 제어.
• IEEE 802.3-2015 고속 이더넷 표준 82.2.12절 요구 사항을 초과하는 100G 링크에 대한 1,000비트 RX PCS 레인 스큐 공차.
• 선택적 패킷 트랜시버(TX) CRC 생성 및 삽입.
• 독점적인 사용자 관리 정보 전송이 필요한 애플리케이션에 대한 RX 및 TX 프리앰블 패스스루 옵션.
• 선택적 TX MAC 소스 주소 삽입.
• 이더넷 링크에서 64바이트 최소 이더넷 프레임 길이를 충족하는 TX 자동 프레임 패딩. 이 기능에 대한 선택적 패킷 비활성화.
• TX 오류 삽입 기능은 TX 클라이언트 인터페이스에 대한 진행 중인 입력의 클라이언트 무효화를 지원합니다.
• 세부적으로 제어된 8바이트, 10바이트 또는 12바이트 인터패킷 간격(IPG) 최소 평균을 유지하거나 사용자가 클라이언트 인터페이스에서 IPG를 구동할 수 있도록 허용하는 선택적 결손 유휴 카운터(DIC) 옵션.

프레임 모니터링 및 통계:

• RX CRC 확인 및 오류 보고.
  
• IEEE 사양에 따른 선택적 RX Stric 시작 프레임 딜리미터(SFD) 확인.
• IEEE 사양에 따른 선택적 RX Strict 프리앰블 확인.
• IEEE 사양당 RX 악성 패킷 확인.
• 제어 프레임 유형 표시 내용 수신.
• 통계 카운터.
• 통계 카운터 값을 정확한 시간에 캡처하기 위한 스냅샷 기능.
• 선택적 오류 신호 처리 기능: 로컬 오류를 감지 및 보고하고 IEEE 802.3-2015 고속 이더넷 표준 66절에 정의된 단방향 링크 오류를 지원하여 원격 오류 생성.

Flex E:

• TX 및 RX PCS66 스크램블러/디스크램브러를 통한 선택적 100GE 일정 비트 속도(CBR).

흐름 제어:

• 일시정지 레지스터 또는 일시정지 인터페이스를 사용하여 선택적 IEEE 802.3-2015 이더넷 표준 31절 이더넷 흐름 제어 조작.
  
• IEEE 표준 802.1Q-201 - 수정안 17: 우선순위 기반 흐름 제어를 준수하는 선택적 우선순위 기반 흐름 제어.
• 일시정지 프레임 필터링 제어.
• 소프트웨어는 선택적 입력 흐름 컷오프를 지원하기 위해 로컬 TX MAC 데이터 흐름을 동적으로 전환.

광학 전송 네트워크:

• TX 및 RX PCS 66비트 인코딩 및 스크램블링이 활성화되어 있는 선택적 25/50GE 일정 비트 속도(CBR).
  
• 전체 MAC 및 PCS 66비트 기능을 갖춘 선택적 25/50GE CBR.

사용자 시스템 인터페이스:

• IP 코어 제어 및 상태 레지스터에 액세스하기 위한 Avalon® 메모리 매핑(Avalon-MM) 관리 인터페이스.
  
• Avalon-ST 데이터 경로 인터페이스는 MAC+PCS에서 가장 중요한 바이트(MSB)의 프레임 시작과 함께 MAC을 클라이언트 로직과 연결합니다. 100GBASE-R4 변형 장치 인터페이스에는 512비트가 있어 이 RX 클라이언트 인터페이스 SOP 정렬과 RX 및 TX 프리앰블 패스스루 옵션에도 불구하고 데이터 속도 보장.
• MII 데이터 경로 인터페이스는 PCS 전용 변형 장치에서 PCS를 클라이언트 로직에 연결합니다. 100GBASE-R4 변형 장치에 대한 인터페이스는 256비트를 가짐.
• 하드웨어 및 소프트웨어 재설정 제어.
• 클록 데이터 복원(CRSD) 출력 신호를 장치 패브릭에 제공하여 동기식 이더넷(SyncE) 지원.

디버깅 및 테스트 능력:

• 자체 진단 테스트에 사용 가능한 직렬 송수신기의 선택적 직렬 PMA 로컬 루프백(TX-RX).
  
• 자체 진단 테스트를 위해 사용 가능한 MAC 또는 PCS 측 선택적 병렬 루프백(TX-RX).
• PCS 레인당 비트 오류를 모니터링하는 비트 인터리빙 패리티 오류 카운터.
• 프레임 중간 및 그 사이에서 오류를 모니터링하는 RX PCS 오류 블록 카운터.
• 악성 및 감소 패킷 카운터.
• 모든 PCS 레인에서 링크 비트 오류율을 모니터링하기 위한 높은 비트 오류 속도(BER) 감지.
• 선택적 스크램블 유휴 테스트 패턴 생성 및 확인.
• 통계 카운터 값을 정확한 시간에 캡처하기 위한 스냅샷 기능.
• TX 오류 삽입 기능은 테스트 및 디버깅을 지원.
• PHY 신호 무결성 디버깅 또는 모니터링을 위한 인텔® FPGA 디버그 호스트 엔드포인트(ADME)에 대한 선택적 액세스.