3배속 이더넷 FPGA IP
3배속 이더넷 FPGA IP
개요
3배속 이더넷 FPGA IP 코어는 10/100/1,000Mbps 이더넷 미디어 액세스 제어(MAC)와 물리 코딩 하위계층(PCS) 지적 재산(IP)로 구성되어 있습니다. 이 IP 기능을 통해 FPGA는 외부 Ethernet PHY 장치와 인터페이스되며, 이 장치는 이더넷 네트워크에 인터페이스됩니다.
이 IP는 MAC 전용 모드 또는 MAC+PHY 모드로 제공됩니다. MAC 전용 모드에서, IP는 외부 PHY 칩을 사용하여 신호 처리 작업을 수행합니다. 외부 PHY에 대한 지원되는 두 가지 인터페이스는 GMII(125MHz SDR에서 8비트 인터페이스)와 RGMII(125MHz DDR에서 4비트 인터페이스)입니다.
MAC+PHY 모드에서, PHY는 최대 1.25Gbps까지 작동할 수 있는 동적 위상 정렬(DPA) 로직과 함께 온칩 트랜시버 또는 LVDS I/O를 사용하여 구현됩니다. 이 경우에 SGMII 또는 1000Base-X 프로토콜이 사용됩니다. LVDS I/O를 사용하면 매우 확장 가능한 멀티포트 기가비트 이더넷(GbE) 시스템 디자인을 구현하는 동시에 고성능 프로토콜을 위한 직렬 트랜시버 수를 줄일 수 있습니다.
기능
- 필요한 모든 IP 모듈을 갖춘 완벽한 10/100/100/1,000Mbps 이더넷 IP
- 10/100/1,000Mbps MAC, PCS 및 PMA
- 유연한 IP 옵션
- MAC 전용, PCS 전용, MAC + PCS, MAC + PCS + PMA, PCS + PMA
- 다양한 애플리케이션을 위한 여러 옵션 및 900 로직 엘리먼트(소규모 MAC) 만큼 작은 크기
- 간단한 네트워크 관리 프로토콜(SNMP) 관리 정보 베이스(MIB 및 MIB-II) 및 원격 네트워크 모니터링(RMON)을 지원하는 표준 기반 통계 카운터
- 매개변수화 가능한 FIFO 또는 무 FIFO MAC 옵션
- 하드웨어 IP의 IEEE 1588 v2 고정확도 및 고정밀 시간 스탬핑 옵션
- 1단계 및 2단계 시간 동기화
- IPv4, IPv6 및 이더넷에서 IEEE 1588 v2 PTP 패킷 캡슐화 지원
- 디자인 예제의 실시간 데이 클록 생성기(ToD) IP
- 다양한 FPGA 제품군에 대한 여러 외부 이더넷 인터페이스 옵션
- MII(10/100Mbps), GMII, RGMII, SGMII(10/100/1,000Mbps), 1000BASE-X 및 TBI(1Gbps)
- 외부 PHY 장치 관리를 위한 관리 데이터 I/O(MDIO)
관련 링크
문서
† 특정 시스템의 특정 테스트에서 구성 요소의 성능을 측정한 테스트입니다. 하드웨어, 소프트웨어 또는 구성의 차이가 실제 성능에 영향을 줄 수 있습니다. 구매를 고려하고 있는 경우 다른 정보 소스도 참조하여 성능을 평가하십시오. 성능 및 벤치마크 결과에 대한 더 자세한 내용은 www.intel.com/benchmarks를 참조하세요. 인텔® 및 Quartus®는 미국 및/또는 다른 국가에서 인텔사 또는 그 자회사의 상표입니다.
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