MAX® V 장치는 성공적인 MAX® II 아키텍처를 활용하여 즉각적이고 비휘발성 CPLD 특성을 FPGA, 온칩 메모리 및 내부 발진기에서 일반적으로 발견되는 고급 기능과 결합합니다.

저렴한 비용을 위해 설계

MAX® V CPLD는 일부 인기 있는 보급형 패키지와 결합된 저비용 제작 프로세스를 활용하여 구축되었습니다. 패드 제한, 스태거 I/O 패드 배열은 다이 크기가 작을 뿐만 아니라 I/O 핀당 비용이 저렴합니다.

Quartus Prime 소프트웨어와 함께 설계

설계 최적화 프로세스를 간소화하기 위해 MAX® V CPLD 아키텍처 및 Quartus® 소프트웨어 결합 알고리즘을 함께 개선하여 핀을 잠금 상태에서 tPD, tCO, tSU 및 fMAX 성능을 최적화했습니다. 설계 기능이 변경됨에 따라 Quartus Prime 소프트웨어는 기능을 개선하여 잠금 핀 할당 및 푸시버튼 컴필레이션 흐름을 활용하여 성능 요구 사항을 충족하거나 초과 달성합니다. 모든 MAX® V CPLD는 무료 Quartus® Prime Lite Edition 소프트웨어에 의해 지원됩니다.