인텔® Stratix® 10 FPGA 및 SoC FPGA

인텔® Stratix® 10 FPGA 및 SoC FPGA는 성능, 전력 효율성, 밀도 및 시스템 통합 면에서 혁신적인 장점을 제공합니다. 혁신적인 인텔® Hyperflex™ FPGA 아키텍처에 기반하여 인텔의 특허 받은 임베디드 멀티다이 인터커넥트 브리지(EMIB) 기술, 첨단 인터페이스 버스(AIB) 및 증가하는 칩렛 포트폴리오를 결합하여 구축된 인텔® Stratix® 10 장치는 이전 세대의 고성능 FPGA에 비해 최대 2배 향상된 성능을 제공합니다.1

참조: FPGA 디자인 소프트웨어, 디자인 스토어, 다운로드, 커뮤니티, 지원

인텔® Stratix® 10 FPGA 및 SoC FPGA

인텔® Hyperflex™ FPGA 아키텍처

차세대 시스템에서 제기되는 문제를 해결하기 위해 인텔® Stratix® 10 FPGA 및 SoC는 이전 세대의 첨단 FPGA에 비해 2배의 클럭 주파수 성능과 최대 70% 더 낮은 전력을 제공하는 새로운 인텔® Hyperflex™ FPGA 아키텍처를 갖추고 있습니다.2

혜택

더 높은 산출량

2배에 이르는 코어 클럭 주파수 성능을 활용하여 획기적인 산출량 확보.

더 나은 설계 기능

더 빠른 클럭 주파수를 사용하여 버스 폭을 줄이고 지적 재산권(IP) 규모를 줄여 추가적인 FPGA 리소스를 늘려 더 나은 기능을 추가합니다.

전력 효율 개선

인텔® Hyperflex™ FPGA 아키텍처에 의해 구현된 감소된 IP 크기를 활용하여 여러 장치를 포괄하는 설계 장치를 단일 장치에 통합하므로 이전 세대 장치에 비해 최대 70%까지 전력을 줄일 수 있습니다.

디자이너 생산성 증대

하이퍼 인식 설계 도구를 사용하면 라우팅 혼잡과 설계 반복을 줄여 성능을 향상시킬 수 있습니다.

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인텔® Hyperflex™ FPGA 아키텍처는 FPGA 패브릭 전체에 추가적인 우회 가능 레지스터를 도입합니다. 하이퍼 레지스터라고 하는 이러한 추가 레지스터는 모든 인터커넥트 라우팅 세그먼트와 모든 기능 블록의 입력에서 사용할 수 있습니다. 하이퍼 레지스터는 세 가지 핵심 설계 기술을 구현하여 2배 증대된 코어 성능을 달성합니다.

  • 중요 경로를 제거하는 미세 조정된 하이퍼 리타이밍.
  • 라우팅 지연을 제거하는 제로 대기 시간 하이퍼 파이프라이닝.
  • 최고의 성능을 달성하는 유연한 하이퍼 최적화.

설계 장치에 이러한 기술을 사용할 경우 하이퍼 인식 설계 도구는 하이퍼 레지스터를 자동으로 사용하여 최대 코어 클럭 주파수 성능을 달성합니다.

인텔® Stratix® 10 장치의 인텔® Hyperflex™ FPGA 아키텍처

인텔® Hyperflex™ FPGA 아키텍처 혁신 기술이 어떻게 디자이너가 성능 목표를 달성할 수 있도록 지원하는지 알아보십시오.

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인텔® Hyperflex™ FPGA 아키텍처 디자인 소프트웨어 혁신 기술이 설계 반복을 줄이고 시장 출시 시간을 단축하기 위해 디자이너의 생산성을 어떻게 증대시키는지 알아보십시오.

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인텔® Hyperflex™ FPGA 아키텍처로 설계 최적화

인텔® Hyperflex™ FPGA 아키텍처는 하이퍼 리타이밍, 하이퍼 파이프라이닝 및 하이퍼 최적화 등 세 가지 핵심 디자인 기술을 지원하여 2배의 성능을 달성합니다. 이러한 성능 최적화 기술을 결합하여 인텔® Stratix® 10 장치에서 가장 높은 클럭 주파수를 달성하는 방법에 대해 알아보려면 인텔® Stratix® 10 장치 고성능 설계 핸드북을 읽으십시오.

인텔® Stratix® 10 고성능 설계 핸드북 다운로드 ›

인텔® Hyperflex™ FPGA 아키텍처로 지금 설계 시작하기

인텔® Hyperflex™ FPGA 아키텍처는 하이퍼 인식 설계 흐름을 활용합니다. 이 흐름은 디자이너가 신속하게 디자인 성능을 탐구하고 획기적인 수준의 성능을 달성할 수 있도록 허용하는 혁신적인 고속 전방향 컴파일 기능을 통합합니다.

고속 전방향 컴파일 기능은 현재 사용 가능하므로 사용자는 인텔® Stratix® 10 장치용 인텔® Hyperflex™ FPGA 아키텍처로 설계를 시작할 수 있습니다. 라이센스를 얻으려면 판매 대리점에 문의하십시오.

고속 전방향 컴파일 기능을 평가하는 방법은 현지 판매 대리점에 문의하십시오.

고속 전방향 컴파일 기능 데모 동영상 시청하기

인텔® Stratix® 10 장치 설계 장치에 대한 고속 전방향 컴파일 기능은 이 데모 동영상을 시청하십시오. 이 동영상에는 고속 전방향 컴파일 기능이 혁신적인 성능 탐사 기능을 제공하고 다음을 포함한 인텔® Hyperflex™ FPGA 아키텍처의 세 가지 핵심 설계 최적화 기능을 구현하는 방법이 제시되어 있습니다.

  • 리타이밍 제약을 극복하여 하이퍼 리타이밍을 구현하는 방법.
  • 설계 장치를 최적화하여 하이퍼 파이프라이닝을 구현하는 방법.
  • 하이퍼 최적화를 위해 성능 병목 현상을 식별하고 극복하는 방법.

인텔® Hyperflex™ FPGA 아키텍처에 대한 교육 자료 찾기

인텔은 인텔® Hyperflex™ FPGA 아키텍처를 사용하여 설계 장치에서 최대 성능을 발휘하는 설계 최적화 기술을 포괄하는 강사 주도 교육 및 온라인 교육 과정을 제공합니다.

이기종 3D 시스템 인-패키지 통합

인텔® Stratix® 10 FPGA 및 SoC는 이기종 3D 시스템 인-패키지(SiP) 기술을 활용하여 모놀리식 FPGA 코어 패브릭과 단일 패키지로 제공되는 3D SiP 트랜시버 타일 및 기타 고급 구성 요소를 통합합니다.

인텔의 3D 시스템 인-패키지 기술을 사용하여 차세대 플랫폼 지원 백서(PDF) 읽기 ›

확장 가능하고 유연한 솔루션

이기종 3D SiP 통합 기능은 단일 패키지 내에서 기능 및/또는 프로세스 노드를 효과적으로 혼합하는 여러 변형 제품을 제공하는 확장 가능하고 유연한 경로를 지원합니다.

자세한 내용 ›

기능 및 프로세스 노드 혼합

이기종 3D SiP 통합 기능은 다음을 포함한 여러 주요 시스템 레벨 이점을 지원합니다.

고성능

이기종 통합 기능은 더 높은 대역폭 인터페이스 기능을 통합하는 경로를 제공하여 400기가비트-1테라비트 시스템의 요구 사항을 충족합니다.

저전력

PCB의 개별 구성 요소에 비해 이기종 통합 기능은 긴 상호 연결 장치 구동에 소모된 전력의 양을 줄여 전반적인 저전력 솔루션을 제공합니다.

더욱 작아진 폼 팩터

개별 구성 요소를 단일 패키지에 통합하여 라우팅에 사용하는 보드 면적을 줄이는 것을 포함하여 전반적인 솔루션 크기를 상당히 줄일 수 있습니다.

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이기종 3D SiP 통합 기능에 대해 자세히 알아보기

인텔® Stratix® 10 FPGA 및 SoC FPGA가 이기종 3D SiP 통합 기능을 활용하여 획기적인 성능, 전력 및 폼 팩터를 전달하는 동시에 더 우수한 확장성과 유연성을 제공하는 방법에 대해 자세히 알아보려면 본 백서를 다운로드하십시오. 또한 인텔 EMIB 기술이 여러 다이 통합을 위해 우수한 솔루션을 제공하는 방법에 대해 알아보십시오.

인텔® Stratix® 10 장치에 대한 인텔 EMIB 패키징 기술

인텔의 특허 받은 임베디드 다중 다이 상호 연결 브리지(EMIB) 기술은 아날로그, 메모리, ASIC, CPU 등과 같은 시스템 크리티컬 구성 요소의 효과적인 인 패키지 통합을 지원합니다. EMIB 기술은 다른 인패키지 통합 기술에 비해 더 간단한 제조 흐름을 제공합니다. 또한 EMIB는 TSV(through silicon vias) 및 전문화된 인터포저 실리콘 사용 필요성을 제거하여 더 높은 성능, 간편성 및 우수한 신호 및 전력 무결성을 제공하는 솔루션을 지원합니다. EMIB는 기질에 내장된 소형 실리콘 칩을 사용하여 다이 사이에 초고밀도 상호 연결 기능을 제공합니다. 표준 플립 칩 어셈블리는 칩에서 패키지 볼까지 전력 및 사용자 신호를 연결합니다. 이러한 접근 방식은 코어 스위칭 잡음 및 혼선의 간섭을 최소화하여 우수한 신호 및 전력 무결성을 제공합니다.

향후 인텔® Stratix® 10 장치 제품군에서 이러한 기술을 특별히 구현하는 방법은 트랜시버 섹션을 참조하십시오.

트랜시버

인텔® Stratix® 10 FPGA 및 SoC FPGA는 혁신적인 이기종 3D 시스템 인-패키지(SiP) 트랜시버를 도입하여 새로운 시대의 트랜시버 기술을 제공합니다. 시스템 인 패키지 통합 기능을 사용하여 모놀리식 프로그래밍 가능 코어 패브릭과 트랜시버 타일을 결합하여 실제적인 모든 시장 부문의 증가하는 시스템 대역폭 요구를 해결할 수 있습니다. 트랜시버 타일은 사용 용이성을 희생하지 않고 가장 높은 트랜시버 채널 카운트 FPGA를 지원합니다.

기능

트랜시버 타일 변종

L-타일(17.4G)

PCIe* Gen3x16

H-타일(28.3G)

PCIe* Gen3x16

E-타일(30G/58G)

4x100GE

P-타일(16G)
인텔® Ultra Path Interconnect(인텔® UPI)

또는
PCIe* Gen4x16
인텔® Stratix® 10 장치 변종 GX, SX GX, SX, TX, MX TX, MX DX
타일당 최대 트랜시버 수* 24 24 24 20
최대 칩-칩 데이터 전송 속도(NRZ/PAM4) 17.4Gbps/- 28.3Gbps/- 28.9Gbps/57.8Gbps 16GT/s/-
최대 백플레인 데이터 전송 속도(NRZ/PAM4) 12.5Gbps/- 28.3Gbps/- 28.9Gbps/57.8Gbps 16GT/s/-
최대 데이터 전송 속도의 삽입 손실 최대 18dB 최대 30dB 최대 35dB PCIe* Gen4 및 UPI 사양 및 조건 참조
하드 IP

레인 1개, 4개, 8개 및 16개 지원 PCIe* Gen1, 2 및 3

10G Fire Code FEC Hard IP

레인 1개, 4개, 8개 및 16개를 갖춘 PCIe* Gen1, 2 및 3

SR-IOV

4가지 물리 기능

2K 가상 기능

10G Fire Code FEC Hard IP

 RS-FEC 및 KP-FEC 탑재 10/25/100GbE MAC 인텔® Ultra Path Interconnect(인텔® UPI)
레인 1개, 4개, 8개 및 16개를 갖춘 PCIe* Gen1, 2, 3 및 4
SR-IOV
8가지 물리 기능
2,048가지 가상 기능
2x8 엔드포인트 또는 4x4 루트포트를 위한 포트 분기 지원
트랜잭션 레이어(TL) 바이패스기능
프로토콜(CvP) 초기화를 통한 구성
자율 모드
VirtIO
스케일러블 IOV
가상 가상 메모리
*장치 및 패키지 조합으로 제공되는 정확한 트랜시버 수는 인텔® Stratix® 10 장치 제품 테이블을 참조하십시오.
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이기종 3D SiP 장점

전례 없는 성능 달성

  • 인텔® Stratix® 10 GX 및 SX 장치는 최대 28.3Gbps의 데이터 전송 속도를 지원하여 메인스트림 프로토콜을 구현합니다.
  • 인텔® Stratix® 10 TX 및 MX 장치는 최대 57.8 Gbps의 PAM4를 지원하여 PAM4 지원을 포함한 메인스트림 및 향후 프로토콜을 구현합니다.
  • 인텔® Stratix® 10 DX 장치는 레인당 최대 16GT/s의 PCIe* 데이터 전송 속도와 최대 11.2GT/s의 UPI 데이터 전송 속도를 지원하여 메인스트림 및 향후 일부 인텔® 제온® 스케일러블 프로세서에 대한 일관성 있는 연결을 구현합니다.

트랜시버 수가 가장 많은 제품군

  • 최대 144개의 전이중 채널.
  • 16개의 하드 IP를 갖춘 최대 6개의 PCI Express*(PCIe*) Gen3 인스턴스.
  • 16개의 하드 IP(P-타일)를 갖춘 최대 4개의 PCI Express*(PCIe*) Gen4 인스턴스.
  • 최대 3개의 인텔® Ultra Path Interconnect(인텔® UPI) 하드 IP 인스턴스.
  • 하드 IP 지원: 100GE MAC 및 PHY, RS-FEC.

유연성 및 확장성

  • 현재 및 향후 프로토콜 요구 사항을 해결할 수 있는 4개의 서로 다른 트랜시버 타일.
  • PAM4와 NRZ 변조 구조 간의 전환을 허용하는 듀얼 모드 모드 트랜시버.
  • 512Gbps 속도로 제공되는 최대 16GB의 인 패키지 HBM2 DRAM 메모리.

사용의 용이성

  • 장거리 애플리케이션 요구 사항을 해결하는 적응형 연속 시간 선형 균등화(CTLE) 및 적응형 결정 피드백 균등화(DFE).
  • 정밀 신호 무결성 보정 엔진(PreSICE).
  • 동적 재구성 기능을 갖춘 물리 코딩 하부 계층(PCS) 및 물리 매체 부착(PMA).

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CPU, ASIC, ASSP 상호 연결

데이터 센터, 네트워킹, 클라우드 컴퓨팅 그리고 테스트 및 측정 시장에서 널리 사용되는 고성능 가속화 애플리케이션을 대상으로 하는 인텔® Stratix® 10 DX FPGA는 UPI 및 PCIe* Gen4 인터페이스를 모두 지원하는 하드 및 소프트 지적 재산권 블록이 특징입니다.

인텔® Ultra Path Interconnect(인텔® UPI)를 통해 FPGA를 일부 인텔® 제온® 스케일러블 프로세서에 연결 시 낮은 대기 시간, 고성능의 일관된 인터페이스가 달성되는 반면 비 일관적인 인터페이스는 모든 PCI Express* (PCIe*) Gen4 지원 장치를 활용합니다.

인텔® Stratix® 10 FPGA 및 SoC 상호 연결 솔루션의 세부 기능:

  • 캐시 에이전트 및 홈 에이전트 소프트 IP를 지원하는 인텔® Stratix® 10 장치의 하드 인텔 UPI 지적 재산권 블록.
  • 엔드포인트 및 루트 포트 분기 모드, 단일 루트 가상화(SR-IOV), 가상 I/O 장치(VIRTIO), 인텔® 스케일러블 I/O 가상화(인텔® 스케일러블 IOV) 및 트랜잭션 레이어 바이패스 모드 같은 기능을 갖춘 하드 PCI Express Gen4 x16 지적 재산권 블록.

외부 메모리 인터페이스

직렬 및 병렬 인터페이스를 포함하여 메모리 인터페이스 지원 기능을 제공하는 인텔® Stratix® 10 장치.

병렬 메모리 인터페이스

인텔® Stratix® 10 장치는 DDR4 SDRAM을 위해 최대 2,666 Mbps의 병렬 메모리 지원 기능을 제공하고 아래에 제시되어 있는 다양한 범위의 다른 프로토콜을 지원합니다.

  • 하드 메모리 컨트롤러는 다음에 대한 지원 기능을 포함하여 낮은 전력 수준에서 높은 성능을 제공합니다.
    • DDR4.
    • DDR3/DDR3L.
    • LPDDR3.
  • 소프트 컨트롤러 지원 기능은 다음을 포함한 다양한 메모리 인터페이스 표준을 지원하는 유연성을 제공합니다.
    • RLDRAM 3.
    • QDR II+/QDR II + Xtreme/QDR IV.
    • 일부 인텔® Optane™ DC 영구 메모리.

보안 장치 관리자

인텔® Stratix® 10 장치 제품군은 모든 밀도 및 장치 제품군 변종에서 사용 가능한 새로운 보안 장치 관리자(SDM)를 도입하고 있습니다. 전체 FPGA를 위한 중앙 명령 센터로 사용되는 보안 장치 관리자는 구성, 장치 보안, 단일 이벤트 업셋(SEU) 대응 및 전력 관리와 같은 주요 작업을 제어합니다. 보안 장치 관리자는 FPGA 패브릭, SoC의 하드 프로세서 시스템(HPS), 임베디드 하드 프로세서 블록 및 I/O 블록을 포함하여 전체 장치를 위한 균일화된 보안 관리 시스템을 생성합니다.

인텔® Stratix® 장치 보안 사용 설명서 읽기

SDM이 제공하는 주요 서비스

구성

  • 사용자 모드에서 장치 시동 관리.
  • 사용자 구성 데이터 로딩 지원.
  • 구성 비트스트림 압축.

보안

  • 비트스트림 인증 및 승인.
  • 비트스트림 복호화.
  • 보안 비트스트림 키 프로비저닝 및 스토리지.
  • 위변조 모니터링.

단일 이벤트 업셋(SEU)

  • SEU 감지 및 교정.

전원 관리

  • 스마트 전압 ID 작동 관리.
  • 중요한 전원 공급 장치 모니터링.

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보안 장치 관리자 주요 이점

사용자 구성 가능 부트 프로세스

전용 프로세서 관리 구성 기능을 통해 인텔® Stratix® 10 FPGA 사용자는 FPGA 또는 SoC의 코어 로직에 대한 구성 순서를 제어할 수 있습니다. 또한 FPGA 설계 또는 프로세서 애플리케이션을 처음 부팅할지 첫 번째 시스템이 두 번째 시스템 구성 제어 기능을 관리할지 선택할 수 있습니다. 보안 장치 관리자는 이전 세대 FPGA 및 SoC에 비해 더 우수한 유연성과 사용자 선택 구성 제어 기능을 제공합니다.

SEU 및 위변조 감지에 대한 사용자 스크립트 반응

보안 장치 관리자의 전용 프로세서를 사용하여 SEU 및 위변조 감지에 대한 FPGA 또는 SoC 반응을 제어할 수 있습니다. 또한 인텔® Stratix® 10 장치는 사후 대응적 데이터 제로화가 보안 대응 역할을 하는 사용자 스크립트 장치 삭제 기능을 지원합니다.

주요 보호 기능을 위한 물리적으로 복제 불가능한 기능

인텔® Stratix® 10 장치는 비트스트림 암호화 키 보호를 위해 업계 최고의 보안 기능을 제공하는 물리적으로 복제 불가능한 기능(PUF)을 구현합니다.

위변조 방지 보호

인텔® Stratix® 10 장치에는 FPGA 또는 SoC 위변조 공격을 감지하는 온칩 온도 센서 및 장치 전압 레일 모니터가 포함되어 있습니다. 또한 보안 장치 관리자의 보안 프로세서를 통해 구성 프로세스를 업데이트할 수 있습니다. 특정 구성 프로세스가 위협 프로필에 대해 효과적이지 않을 경우 다른 구성 순서 또는 업데이트된 암호화 프로세스를 활용할 수 있습니다.

고급 키 관리 구조

인텔® Stratix® 10 장치는 복잡한 비대칭 키 인증 및 승인 구조를 지원합니다. 여러 키를 사용하여 비트스트림 섹션을 인증할 수 있으며, 다른 키를 사용하여 서로 다른 비트스트림 또는 비트스트림 섹션을 인증할 수 있습니다. 인증된 서명 키의 권한을 제어하고 서명 키를 철회 및 대체할 수 있습니다.

인텔® Stratix® 10 장치는 고급 비트스트림 암호화 구조를 구현하여 모든 단일 키에 암호화된 데이터 양을 최소화하합니다. 다른 키로 비트스트림 섹션을 암호화하거나 각 비트스트림 섹션 내에서 암호화 키를 자동으로 롤링하는 키 업데이트 모드를 구현하는 것을 선택할 수 있습니다.

첨단 장치 관리

또한 보안 장치 관리자의 사용자 및 명령 인증 기능을 통해 인텔® Stratix® 10 장치 제품군의 새로운 보안 장치 유지 관리 기능에 대한 전체 등급을 구현할 수 있습니다. 이러한 기능은 다음과 같습니다.

  • 보안 원격 업데이트(인증).
  • 사용자 키를 드러내지 않고 장치의 안전한 반환 자료 인증(RMA).
  • 설계 및 ARM* 프로세서 코드의 안전한 디버깅.
  • 보안 키 관리.

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디지털 신호 처리(DSP)

인텔® Stratix® 10 장치를 갖춘 디지털 신호 처리(DSP) 설계 장치는 IEEE 754 단일 정밀 부동 소수점 연산 작업에 대해 초당 최대 10테라 부동 소수점 연산을 달성할 수 있습니다. 이러한 전례 없는 전산 처리량 속도는 각 DSP 블록 내의 강화 부동 소수점 연산자를 통해 가능합니다. 이는 인텔® Arria® 10 장치 제품군에서 처음 도입되었으며 이제 인텔® Stratix® 10 FPGA 및 SoC에서 훨씬 더 높은 처리량을 제공하도록 확장되었습니다.

인텔® Stratix® 10 장치 DSP 블록

전례 없는 성능 달성

인텔® Stratix® 10 장치는 최대 23TFLAC의 고정점 성능을 제공하고 최대 10 TFLOPS의 IEEE-754 단일 정밀 부동 소수점 성능을 제공합니다.

와트당 획기적인 성능의 효율

인텔® Stratix® 10 장치는 고성능 외에도 최대 80GFLOPS/와트의 전력 효율을 달성할 수 있습니다. 이러한 수준의 부동 소수점 전력 효율을 달성한 것은 대체 컴퓨팅 요소의 일부 전력량에서 성능을 제공하는 부동 소수점 처리 산업의 상당한 기술 혁신입니다.

최적화 및 통합된 디자인 엔트리

다음을 포함한 여러 설계 흐름을 통해 부동 소수점 연산 작업으로 설계할 수 있습니다.

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AI 텐서 블록

AI 가속화 설계 장치는 인텔® Stratix® 10 NX FPGA를 사용하여 약 1 TOPS/W에서 최대 143 INT8/블록 부동 소수점 16(블록 FP16) TOPS/TFLOPS 또는 약 2 TOPS/W에서 286 INT4/블록 부동 소수점 12(블록 FP12) TOPS/TFLOPS를 달성할 수 있습니다3. AI 텐서 블록이라 부르는 새로운 유형의 AI 최적화 계산 블록을 통해 이러한 계산 처리량을 달성할 수 있습니다. AI 텐서 블록의 아키텍처에는 세 개의 다트 제품 장치가 포함되어 있으며 각 장치에는 체배기와 누산기가 각각 10개씩 있으며 각 블록 내에는 체배기와 누산기가 각각 30개가 있습니다. AI 텐서 블록의 아키텍처는 광범위한 AI 계산에 사용되는 일반적인 매트릭스-매트릭스 또는 벡터-매트릭스 곱셈 연산을 위해 미세 조정되며 소형 및 대형 매트릭스 크기 모두에서 효율적으로 작동하도록 설계된 기능을 제공합니다.

인텔® Stratix® 10 NX FPGA AI 텐서 블록

AI 텐서 블록 체배기에는 INT8 및 INT4에 대한 기본 정밀도를 갖추고 있으며 공유 지수 지원 하드웨어를 통해 부동 소수점 16(블록 FP16) 및 블록 부동 수수점 12(블록 FP12) 숫자 형식을 지원합니다. INT32 또는 IEEE754 단일 정밀 부동 소수점(FP32) 정밀도로 모든 부가 또는 누적 연산 작업을 수행할 수 있으며, 여러 AI 텐서 블록을 캐스캐이딩하여 더 큰 매트릭스를 지원할 수 있습니다.

SEU 완화

단일 이벤트 업셋(SEU)은 복사 효과에 의해 야기된 내부 메모리 소자의 상태를 의도치 않게 변경합니다. 상태 변화로 인해 소프트 오류가 초래되고 장치가 영구적으로 손상되지 않습니다.

인텔® Stratix® 10 장치는 인텔의 14nm 트리게이트 프로세스에 의해 제공되는 높은 SEU 내성의 결과 본질적으로 낮은 업셋 속도를 제공합니다. 또한 인텔은 설계 시 업셋이 발생하는 장소를 판별하기 위해 미세 조정된 기능을 제공하므로 적절한 대응을 할 수 있도록 시스템을 설계할 수 있습니다.

인텔® Stratix® 10 FPGA 및 SoC는 높은 신뢰성을 보장하고 SEU 완화 기능을 제공합니다.

  • 고급 SEU 감지(ASD).
    • 민감성 처리.
    • 계층 태그 처리.
  • 오류 주입.
    • 설계 장치 특징화 및 개선.

하드 프로세서 시스템

SoC에 대한 인텔의 리더십을 기반으로 구축된 인텔® Stratix® 10 SoC에는 업계에서 가장 높은 성능과 가장 전력 효율적인 SoC를 제공하는 차세대 하드 프로세서 시스템(HPS)이 포함되어 있습니다. HPS의 핵심은 매우 효율적인 쿼드 코어 ARM* Cortex*-A53 프로세서 클러스터입니다. 이 프로세서는 와트당 초고 성능을 위해 최적화되어 이전 세대 SoC FPGA 보다 최대 50% 소비전력을 절감합니다. 또한 HPS에는 시스템 메모리 관리 장치, 캐시 일관성 장치, 하드 메모리 컨트롤러 및 풍부한 임베디드 주변기기 세트가 포함되어 있습니다.

인텔® Stratix® 10 SoC 개발 도구

ARM* 개발 스튜디오* 5(DS- 5*)를 갖춘 인텔® SoC FPGA 임베디드 개발 제품군(SoC EDS)은 인텔® Stratix® 10 SoC를 지원하여 이기종 디버그, 프로파일링 및 전체 칩 시각화를 제공합니다. SoC ED는 CPU 및 FPGA 도메인에서 모든 소프트웨어 디버깅 정보를 통합하고 표준 DS-5 사용자 인터페이스 내에서 구성된 방식으로 이를 제공합니다. 툴킷은 사용자에게 전례 없는 수준의 디버깅 가시성과 제어 기능을 제공하여 실질적인 생산성 이점을 제공합니다.

자세히 알아보려면 인텔® Stratix® 10 SoC 페이지를 참조하십시오.

추가 리소스

개발 보드, 지적 재산, 지원 등과 같은 Altera® FPGA 장치와 관련된 내용을 더 확인하십시오.

지원 리소스 아이콘

지원 리소스

교육, 문서, 다운로드, 도구 및 지원 옵션을 위한 리소스 센터입니다.

개발 보드

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당사의 FPGA를 시작하고 Altera의 검증된 하드웨어 및 설계를 통해 시장 진출 시간을 단축하십시오.

지적 재산권

지적 재산권

Altera의 검증된 IP 코어 및 참조 설계의 광범위한 포트폴리오를 통해 설계 주기를 단축하십시오.

디자인 툴

FPGA 디자인 소프트웨어

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구입처

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제품 비교

제품 및 성능 정보

1

Comparison based on Stratix® V vs. Intel® Stratix® 10 using Intel® Quartus® Prime Pro 16.1 Early Beta. Stratix® V Designs were optimized using 3 step optimization process of Hyper-Retiming, Hyper-Pipelining, and Hyper-Optimization in order to utilize Intel® Stratix® 10 architecture enhancements of distributed registers in core fabric. Designs were analyzed using Intel® Quartus® Prime Pro Fast Forward Compile performance exploration tool. For more details, refer to Intel® Hyperflex™ FPGA Architecture Overview White Paper: https://www.intel.com/content/dam/www/programmable/us/en/pdfs/literature/wp/wp-01220-hyperflex-architecture-fpga-socs.pdf. Actual performance users will achieve varies based on level of design optimization applied. Tests measure performance of components on a particular test, in specific systems. Differences in hardware, software, or configuration will affect actual performance. Consult other sources of information to evaluate performance as you consider your purchase. For more complete information about performance and benchmark results, visit www.intel.co.kr/benchmarks.

2

특정 시스템의 특정 테스트에서 구성 요소의 성능을 측정한 테스트입니다. 하드웨어, 소프트웨어 또는 구성의 차이가 실제 성능에 영향을 줄 수 있습니다. 구매를 고려하고 있는 경우 다른 정보 소스도 참조하여 성능을 평가하십시오. 성능 및 벤치마크 결과에 대한 더 자세한 내용은 www.intel.com/benchmarks를 참조하세요.

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인텔 내부 추정치에 근거합니다.
특정 시스템의 특정 테스트에서 구성 요소의 성능을 측정한 테스트입니다. 하드웨어, 소프트웨어 또는 구성의 차이가 실제 성능에 영향을 줄 수 있습니다. 구매를 고려하고 있는 경우 다른 정보 소스도 참조하여 성능을 평가하십시오. 성능 및 벤치마크 결과에 대한 더 자세한 내용은 www.intel.com/benchmarks를 참조하세요.
인텔® 기술은 지원되는 하드웨어, 소프트웨어 또는 서비스 활성화를 요구할 수 있습니다.
어떤 제품 또는 구성 요소도 절대적으로 안전할 수는 없습니다.
추정 또는 시뮬레이션된 결과입니다. 비용과 결과는 다를 수 있습니다.
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