Stratix® V FPGA

전력 효율적인 트랜시버로 획기적인 대역폭 확보

• 이전 세대 장치에 비해 최대 50% 더 낮은 트랜시버 전력을 제공하는 통합형 28.05 및 14.1Gbps 트랜시버.
• 933MHz의 x72 DDR3 메모리 인터페이스 최대 6개.
• 2.5 TMACS의 신호 처리 성능.
• PCI Express* Gen3, Gen2 및 Gen1 하드 지적 재산권(IP) 지원.

단일 칩에서 더 높은 통합 성능 달성 및 비용 절감

• 최대 14.3M ASIC 게이트 또는 최대 1.19M 로직 요소를 제공하는 임베디드 HardCopy 블록을 통해 비용 및 전력을 희생하지 않고 밀도를 두 배로 늘릴 수 있습니다. 블록은 PCI Express* Gen3, Gen2 및 Gen1과 같은 인터페이스 프로토콜과 40G/100G/400G와 같은 애플리케이션 특정 기능을 포함한 표준 또는 로직 집약적인 기능을 강화합니다.
• FPGA의 크기를 줄일 수 있도록 지원하여 보드 공간, 비용 및 전력을 절감하도록 허용하는 부분 재구성.
• 증대된 클록킹 유연성을 제공하고 온보드 전압 제어 크리스털 발진기(VCXO)를 대체하는 부분 위상 잠금 루프(fPLL).
• 광학 모듈 연동 시 외부 PHY의 필요성을 제거하는 트랜시버의 통합 전자 분산 보상(EDC) 기능.

설계 장치에 맞는 궁극적인 유연성 확보

• 즉각적으로 코어 기능을 변경할 수 있도록 허용하는 사용자 친화적인 미세 조정 분할 재구성.
• 다양한 프로토콜, 데이터 전송 속도 및 물리 매체 접속 장치(PMA) 설정을 쉽게 지원할 수 있는 동적 재구성 트랜시버.
• 기존 PCI Express* 링크를 덜 복잡한 보드 설계를 허용하는 애플리케이션에서 사용하는 프로토콜(CvP)을 통해 구성.

시스템 비용 절감

• 코어 성능을 극대화하는 동시에 전력을 줄이는 프로그래밍 가능 전력 기술.
• 저전력에 최적화된 TSMC의 28nm 하이 K 금속 게이트 고성능 프로세스.
• 0.85-V/0.9-V 코어 전압.
• 부분 재구성.
• 임베디드 HardCopy 블록과 통합형 코어 및 트랜시버 하드 IP.

트랜시버

인텔® 트랜시버는 시스템 대역폭, 전력 및 비트 오류율(BER) 요구 사항을 충족하는 입증된 실적을 갖추고 있습니다. 인텔의 기술 리더십은 28nm Stratix® V FPGA 내 트랜시버로 그 명맥을 이어나갑니다.

부분 및 동적 재구성

Stratix® V FPGA를 통해 디자인의 다른 부분을 계속 실행하면서 코어 및 트랜시버의 기능을 즉각적으로 변경할 수 있습니다.

시스템 통합

Stratix® V FPGA는 높은 수준의 시스템 통합 성능을 지원하며, 사용자는 크기가 작은 FPGA에서 더 많은 기능을 누리고 전력과 비용을 절감할 수 있습니다. 본 글에서는 높은 수준의 통합을 이뤄낸 다양한 Stratix® V 혁신에 대해 논의할 것입니다.

분할 PLL

부분 위상 잠금 루프(fPLL)는 이전 세대 Altera® PLL에서 사용 가능한 모든 기능을 제공합니다. Stratix® V, Arria® V 및 Cyclone® V FPGA블 비롯한 Altera의 28nm 장치에서 부분 PLL을 찾을 수 있습니다.