인텔® FPGA BSDL 지원
인텔®은 프로그래밍 가능한 장치에 따라 IEEE 표준 1149.1, IEEE 표준 1149.6 및 IEEE 표준 1532 사양에 대한 BSDL(Boundary Scan Description Language) 파일을 제공합니다.
소개
BSDL(Boundary Scan Description Language) 파일은 디바이스가 BST(Boundary-Scan Tests) 및 ISP(In-System Programmability)를 실행할 수 있는 구문을 제공합니다. 이 웹 사이트에서 사용할 수 있는 IEEE BSDL 파일은 사전 구성 BST에 사용됩니다. 장치의 속도 등급이나 온도에 관계없이 BSDL 파일을 사용할 수 있습니다.
사후 구성 BST의 경우, 생성 도구 및 지침은 BSDL 도구 섹션에 제공됩니다.
BSDL 모델은 출시 시점에 사용 가능한 도구로 테스트됩니다. BSDL 파일은 JTAG Technologies, ASSET Intertech - Agilent Technologies, Corelis, GOEPEL Electronic 및 Temento Systems와 같은 공급업체에서 사용할 수 있는 도구를 사용하여 구문을 검사합니다.
IEEE 1149.6 모델
인텔은 사전 구성 경계 스캔 테스트(BST)를 위해 나열된 장치 제품군에 대해 다음 IEEE 1149.6 BSDL 모델을 제공합니다. 이 모델은 IEEE 1149.6 표준을 지원하지만, SAMPLE 명령어가 모든 HSSI 핀에 대해 지원되지는 않습니다. 모델은 밀도와 패키지에 따라 다릅니다. 장치의 속도 등급이나 온도에 관계없이 BSDL 모델을 사용할 수 있습니다. 연결된 BSDL 장치 제품군 컬렉션을 방문하여 BSDL 모델에 액세스하십시오.
장치 제품군1 |
부품 번호 접두어 |
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AGF, AGI, AGM |
|
인텔® Stratix® 10 (HPS용 IEEE 1149.1 참조) |
1s |
인텔® Arria® 10 (HPS용 IEEE 1149.1 참조) |
10a |
10CX |
|
5초 |
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5AGZ |
|
EP4CGX |
|
EP2AGX |
|
노트:
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IEEE 1149.1 모델
인텔은 사전 구성 경계 스캔 테스트(BST)를 위해 나열된 장치 제품군에 대해 다음 IEEE 1149.1 BSDL 모델을 제공합니다. 모델은 밀도와 패키지에 따라 다릅니다. 장치의 속도 등급이나 온도에 관계없이 BSDL 모델을 사용할 수 있습니다. 연결된 BSDL 장치 제품군 컬렉션을 방문하여 BSDL 모델에 액세스하십시오.
장치 제품군1 |
형식 |
부품 번호 접두어 |
---|---|---|
® 인텔 Stratix 10 SX/ST HPS (IEEE 1149.6 참조) |
FPGA/HPS |
1SX/1ST |
FPGA |
EP4에스 |
|
FPGA |
EP3에스 |
|
® 인텔 Arria 10 (IEEE 11.49.6 참조) |
FPGA/HPS |
10같이 |
FPGA |
5a |
|
Arria® II GX | FPGA | EP2AGX |
FPGA |
EP2AGZ |
|
FPGA |
10씨엘(CL) |
|
FPGA |
5씨 |
|
FPGA |
EP4C |
|
FPGA |
EP3C (영문) |
|
FPGA |
EP2C |
|
FPGA |
10분 |
|
Cpld |
5분 |
|
Cpld |
Epm |
|
구성 |
Epc |
|
노트:
|
IEEE 1532 모델 및 도구
인텔은 사전 구성 경계 스캔 테스트(BST)를 위해 나열된 장치 제품군에 대해 다음 IEEE 1532 BSDL 모델을 제공합니다. 모델은 밀도와 패키지에 따라 다릅니다. 장치의 속도 등급이나 온도에 관계없이 BSDL 모델을 사용할 수 있습니다. 연결된 BSDL 장치 제품군 컬렉션을 방문하여 BSDL 모델에 액세스하십시오.
시스템 내 프로그래밍 가능성(ISP)을 실행하려면 IEEE 1532 BSDL 파일(프로그래밍 알고리즘)과 시스템 구성 가능(ISC) 파일(프로그래밍 데이터)이 필요합니다.
ISC 파일을 생성하는 방법은 인텔® Quartus® Prime Pro Edition 설정 파일 참조 설명서, GENERATE_CONFIG_ISC_FILE 장에서 얻을 수 있습니다.
장치 제품군1 |
부품 번호 접두어 |
---|---|
10분 |
|
5분 |
|
Epm |
|
Epc |
|
노트:
|
SVF에서ISC 변환기 도구
TCL 스크립트는 SVF(Serial Vector Format) 파일을 사용하여 ISC(시스템 구성 중) 파일을 생성하는 데 사용됩니다.
장치별 도구 |
설명 |
---|---|
ISC는 IEEE 1532 BSDL 파일을 사용하여 MAX10을 프로그래밍하는 데 사용한다. 사용자는 MAX10 소자를 프로그래밍하기 위해 IEEE 1532 파일과 ISC 파일을 다운로드해야 한다. | |
이 스크립트는 MAX V 디바이스만 대상으로 합니다. IEEE 1532 표준을 사용하여 MAX V 장치를 프로그래밍하려면 IEEE 1532 BSDL 파일 외에 ISC 파일이 필요합니다. 이 TCL 스크립트는 SVF(Serial Vector Format) 파일에서ISC(In System Configuration) 파일을 생성하는 것입니다. | |
IEEE1532 표준을 사용하여 EPC 장치를 프로그래밍하기 위해 사용자는 IEEE1532 BSDL 파일 외에ISC 파일도 필요합니다.이 파일은 사용자의 데이터 또는 설계를 설명합니다. 일반적으로 사용자는 Quartus에서ISC 파일을 가져오지만 현재 Quartus는 몇 가지 이유로 EPC 장치용ISC 파일 생성을 지원하지 않습니다. Quartus 4.2에서 지원됩니다. 그때까지는 svf2isc 스크립트를 사용하여 프로그래밍에 필요한ISC 파일을 생성할 수 있습니다. |
사후 구성 BST를 위한 BSDL 도구
구성 후 BST(경계 스캔 테스트)의 경우 TCL 스크립트를 사용하여 Quartus® Prime PIN 파일의 설계 및 핀 할당을 기반으로 구성 후 BSDL 파일을 생성합니다. 리소스는 장치 제품군에 따라 다르며 생성 스크립트 도구 및 설명서를 포함합니다.
장치 제품군1 | 부품 번호 접두사 |
---|---|
AGF, AGI | |
인텔® Stratix® 10 구성 후 BSDL 작성자 | 1s |
인텔® Arria® 10 구성 후 BSDL 생성기 | 10a |
인텔® Cyclone® 10LP, 인텔® Cyclone® 10GX 구성 후 BSDL 생성기 | 10CL, 10CX |
인텔® MAX® 10 구성 후 BSDL 작성자 | 10분 |
MAX® V 구성 후 BSDL 생성기 | 5분 |
Quartus® II에서 BSDL 파일 생성(Stratix® V, Stratix® IV, Arria® V, Arria® II, Cyclone® V, Cyclone® IV, Cyclone® III LS 및 MAX® V) |
5S, EP4S, 5A, EP2A, 5C, EP4C, EP3C, 5M |
BSDL 커스터마이저 (Stratix® III, Cyclone® III, Cyclone® II, MAX® II) | EP3S, EP3C, EP2C, EPM |
노트: 1. 레거시 장치 제품군의 경우 - 해당 레거시 인텔® FPGA 장치 및 제품 지원 컬렉션을 참조하십시오. |
관련 문서
- 모든 JTAG 애플리케이션 노트 보기
- Intel Agilex® 7 JTAG 문서
- 인텔® Stratix® 10 JTAG 문서
- 인텔® Arria® 10 JTAG 문서
- 인텔® Cyclone® 10 GX JTAG 문서
- 인텔® Cyclone® 10 LP JTAG 문서
- 인텔® MAX® 10 JTAG 문서
- Stratix® V JTAG 문서
- Stratix® IV JTAG 문서
- Stratix® III JTAG 문서
- Arria® V JTAG 문서
- Arria® II JTAG 문서
- Cyclone® V JTAG 문서
- Cyclone® IV JTAG 문서
- Cyclone® III JTAG 문서
- Cyclone® II JTAG 문서
- MAX® V JTAG 문서
- MAX® II JTAG 문서
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