MAX® II 및 MAX CPLD 설계 예

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기준

표 1부터 5까지의 예는 Quartus® II 또는 MAX+PLUS® II 소프트웨어를 사용하여 MAX II 및 MAX 저전력 CPLD 제품군의 다양한 기능을 보여줍니다. 다양한 설계 입력 방법에 대한 자세한 내용은 Quartus II 또는 MAX+PLUS II 소프트웨어의 도움말 파일을 참조하십시오.

이러한 설계 예는 인텔® FPGA 장치만을 위한 것입니다. 예는 "있는 그대로" 제공되며 보증이 제공되지 않습니다.

표 1~3의 각 설계 예에는 다음이 포함됩니다.

  • Verilog의 소스 코드
  • Verilog의 테스트 벤치
  • Quartus II Web Edition 소프트웨어 버전 버전 6.0 MDN B2 또는 MDN B3 데모 보드용 프로그램 파일(표 1~ 3 에 표시된 로직 엘리먼트(LE) 및 I/O 리소스는 Quartus II 소프트웨어 버전 7.2를 사용한 설계 컴파일에서 파생됩니다)
  • ModelSim* 6.1d Web Edition 소프트웨어 프로젝트 파일과 테스트벤치, 웨이브 이미지 파일
    • 대규모 시뮬레이션에 포함되지 않은 시뮬레이션 파일
  • 문서조사

추가 예는 MAX II 참조 디자인 페이지에서 확인할 수 있습니다.

표 5의 MAX II 및 MAX CPLD 설계 예는 기능별로 그룹화됩니다. 설계 입력 방법을 클릭하여 설계 예제를 확인하십시오.

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