트랜시버 PHY IP 지원 센터
트랜시버 PHY IP 지원 센터는 트랜시버 링크를 선택, 설계 및 구현하는 방법에 대한 정보를 제공합니다. 시스템을 가져오고 트랜시버 링크를 디버깅하는 방법에 대한 지침도 있습니다. 이 페이지는 처음부터 끝까지 고속 트랜시버 시스템 설계 흐름에 맞는 범주로 구성됩니다.
아래 페이지에서 인텔 Agilex 7, 인텔® Stratix® 10, 인텔® Arria® 10, 인텔® Cyclone® 10 장치에 대한 지원 리소스를 확인하십시오. 기타 장치의 경우 문서 인덱스 FPGA 교육 과정, 비디오, 설계 예, 지식 자료 등 다음 링크에서 검색하십시오.
1. 장치 및 IP 선택
어떤 인텔® FPGA 장치 제품군을 사용해야 합니까?
표 1 - 장치 변형 및 기능 지원 | |||||||||
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장치 |
인텔® Cyclone® 10 |
인텔® Arria® 10 |
인텔® Stratix® 10 |
® 인텔 Agilex 7 |
|||||
장치 변형 |
Gx |
SX(3) |
GX(3) |
GT(4) |
GX/SX L-Tile |
GX/SX H-Tile |
MX/TX E-Tile |
AGF E-Tile |
|
최대 데이터 속도 |
|
12.5Gbps |
17.4Gbps |
17.4Gbps |
17.4Gbps |
17.4Gbps |
N/A |
N/A |
|
GXT 채널 | N/A |
N/A |
25.8Gbps |
26.6Gbps |
28.3Gbps |
28.3Gbps |
N/A |
||
GXE 채널 | N/A |
N/A |
N/A |
N/A |
N/A |
28.9Gbps(NRZ) 57.8Gbps(PAM4) |
28.9Gbps(NRZ) 57.8Gbps(PAM4) |
||
최대 데이터 속도 |
GX 채널 |
6.6Gbps |
12.5Gbps |
12.5Gbps | 12.5Gbps |
28.3Gbps | 28.3Gbps | N/A | |
GXT 채널 |
N/A |
N/A |
|||||||
|
N/A |
N/A |
N/A |
N/A |
N/A |
28.9Gbps(NRZ) 57.8Gbps(PAM4) |
28.9Gbps(NRZ) 57.8Gbps(PAM4) |
||
장치당 최대 채널 |
GX 채널 |
12 |
96 |
72 | 96 |
96 | N/A | N/A |
|
GXT 채널 |
N/A |
N/A |
6 | 32 |
64 |
24 |
N/A | ||
GXE 채널 |
N/A |
N/A |
N/A | N/A |
N/A | 120 | 24개(P-타일 32개) |
||
하드 IP | 장치당 하나의 PCIe Gen2 x4. | 장치당 최대 4개까지 PCIe* Gen3 x8 | 장치당 최대 4개까지 PCIe Gen3 x16 | 장치당 최대 4개까지 PCIe Gen3 x16 | 장치당 50/100Gbps 이더넷 MACup에서 장치당 PCIe Gen3 x16당 최대 4개(PF/2K VF 4개) (6) | 옵션 1588 기능이 있는 10G/25G/100G 이더넷 + RS-FEC(528, 514)/RS-FEC(544, 514) | 옵션 1588 기능이 있는 10G/25G/100G 이더넷 + RS-FEC(528, 514)/RS-FEC(544, 514) | ||
SR-IOV 지원을 사용할 수 없습니다. |
- 위의 표에 표시된 값은 표준 전원 모드용입니다. 감소된 전원 모드에서 인텔 Arria® 10GX 장치 채널(칩 투 칩)의 최대 데이터 속도는 11.3Gbps입니다. GT 트랜시버 채널은 최고 성능을 위해 설계되었기 때문에 전력 모드가 줄어들지 않습니다. 표준 및 감소된 전력 모드에서 지정된 데이터 속도로 GX 트랜시버 채널을 작동하려면 해당 코어 및 주변 전원 공급 장치를 적용하십시오. 자세한 내용은 인텔 Arria 10 장치 데이터시트를 참조하십시오.
- 인텔 Arria 10개 및 인텔 Stratix 10개 장치 트랜시버는 샘플링을 통해 1.0Gbps 미만의 데이터 속도를 지원할 수 있습니다.
- SX 및 GX 장치 변형의 경우, 최대 트랜시버 데이터 속도는 가장 빠른(–1) 트랜시버 속도 등급에 따라 지정됩니다. 저속 등급 사양은 장치 데이터시트를 참조하십시오.
- GT 장치 변형의 경우(-1) 트랜시버 속도 등급에 대해 최대 트랜시버 데이터 속도가 지정됩니다. 저속 등급 사양은 장치 데이터시트를 참조하십시오.
- 인텔 Stratix 10개의 장치 트랜시버에는 GX 및 GXT 유형의 트랜시버 채널이 모두 있습니다. 자세한 내용은 인텔 Stratix 10 L-/H-Tile 트랜시버 PHY 사용자 가이드 를 참조하십시오.
- SR-IOV는 단일 루트 입력 출력 가상화를 의미합니다.
- 인텔 Arria 10개 및 인텔 Stratix 10개 장치 트랜시버는 샘플링을 통해 1.0Gbps 미만의 데이터 속도를 지원할 수 있습니다.
- 백플레인 응용 프로그램은 채널 손실을 보상하기 위해 활성화된 의사 결정 피드백 균등화(DFE)와 같이 고급 균등화가 필요한 응용 프로그램을 의미합니다.
인텔 FPGA 장치 데이터시트
추가 리소스
다음 사용자 가이드의 개요 장을 참조하십시오.
® 인텔 Agilex 7 장치
인텔 Stratix 10 장치
인텔 Cyclone 10 장치
인텔 Arria 10 장치
2. 설계 흐름 및 IP 통합
트랜시버 사용에 대한 정보는 어디에서 찾을 수 있습니까?
인텔 Stratix 10 장치 제품군 핀 연결 지침과 함께 E-Tile 채널 배치 도구를 사용하여 포괄적인 문서를 읽고 인텔® Quartus® Prime 소프트웨어에서 설계를 구현하기 전에 E-Tile에서 프로토콜 배치를 신속하게 계획하십시오. Excel 기반 E-Tile 채널 배치 도구는 명령어, 범례, 개정 및 프로토콜 탭으로 보충됩니다.
어떤 설계 권장 사항을 고려해야 합니까?
® 인텔 Agilex 7 장치
인텔 Stratix 10 장치
인텔 Cyclone 10 장치
인텔 Arria 10 장치
트랜시버 PHY IP 통합에 대한 정보는 어디서 찾을 수 있습니까?
® 인텔 Agilex 7 장치
인텔 Stratix 10 장치
인텔 Cyclone 10 장치
인텔 Arria 10 장치
트랜시버 PHY IP 레지스터 매핑에 대한 정보는 어디에서 찾을 수 있습니까?
인텔 Stratix 10 장치
인텔 Cyclone 10 장치
인텔 Arria 10 장치
아날로그 설정 지침
인텔 Stratix 10 장치
인텔 Cyclone 10 및 인텔 Arria 10 장치
추가 리소스
3. 보드 설계 및 전력 관리
- ® 인텔 Agilex 7 구성 사용자 가이드
- ® 인텔 Agilex 7 장치 제품군 고속 직렬 인터페이스 신호 무결성 설계 지침
- AN 672: 고 Gbps 데이터 전송을 위한 트랜시버 링크 설계 지침
- AN 114: 인텔 프로그래밍 가능 장치 패키지에 대한 보드 설계 지침
- AN 766: 인텔® Stratix® 10개 장치, 고속 신호 인터페이스 레이아웃 설계 지침
- 인텔® FPGAs PCB 스택업 설계 고려 사항
핀 연결 지침
® 인텔 Agilex 7 장치
인텔 Stratix 10 장치
인텔 Cyclone 10 장치
인텔 Arria 10 장치
도식 검토
® 인텔 Agilex 7 장치
인텔 Stratix 10 장치
인텔 Cyclone 10 장치
인텔 Arria 10 장치
전원 관리
- ® 인텔 Agilex 7 전원 관리 사용자 가이드: F-시리즈 및 I-시리즈
- 조기 전력 추정기(EPE) 및 전력 분석기
- AN 692: 인텔® Cyclone® 10GX, 인텔® Arria® 10, 인텔® Stratix® 10, 인텔 Agilex® 7 장치에 대한 전력 시퀀싱 고려 사항
- AN 750: Altera PDN 도구를 사용하여 전력 전달 네트워크 설계 최적화
- 장치별 전력 전달 네트워크(PDN) 도구 2.0 사용자 가이드
시뮬레이션 모델 및 도구
이 인텔® Advanced Link Analyzer 고속 직렬 링크 성능을 빠르고 쉽게 평가할 수 있는 최첨단 지터/노이즈 아이 링크 분석 도구입니다. 이 도구는 인텔 FPGA 솔루션이 시스템 요구 사항에 어떻게 부합하는지 이해하는 데 도움이 되는 이상적인 사전 설계 도구입니다. 또한 디버그 및 검증을 지원하는 사후 설계 지원을 위한 효과적인 도구이기도 합니다.
모델
개발 키트 사용자 가이드
® 인텔 Agilex 7 장치
인텔 Stratix 10 장치
인텔 Arria 10 장치
4. 상호 운용성 및 표준 테스트
응용 프로그램
모델
5. 설계 예 및 참조 디자인
설계 예 및 참조 디자인
® 인텔 Agilex 7 장치
인텔 Stratix 10 장치
인텔 Cyclone 10 장치
인텔 Arria 10 장치
6. 교육 과정 및 비디오
권장 교육 과정
제목 |
형식 |
설명 |
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온라인 |
다양한 고속 프로토콜을 지원하는 데 사용되는 20 nm 및 28nm FPGA 트랜시버에서 발견되는 기본 구성 요소에 대해 알아보십시오. |
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온라인 |
다양한 고속 프로토콜을 지원하는 데 사용되는 인텔 Stratix 10개의 FPGA 트랜시버에 있는 기본 구성 요소에 대해 알아보십시오. |
|
온라인 |
인텔 Arria 10 및 인텔 Cyclone 10 FPGA 트랜시버의 아날로그 설정을 디버그하고 동적으로 미세 조정하는 방법을 알아보십시오. |
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온라인 |
인텔 Arria 10개의 FPGA 트랜시버의 아날로그 기능과 이를 사용하여 링크 성능을 개선하는 방법을 알아보십시오. |
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온라인 |
인텔 Arria 10 및 인텔 Cyclone 10 FPGA 트랜시버 IP 블록을 사용하여 사용자 정의 트랜시버 구현을 구축하는 방법을 알아보십시오. |
|
온라인 |
트랜시버 PHY, 트랜시버 PLL 및 트랜시버 리셋 컨트롤러와 같은 인텔 Stratix 10개의 FPGA 트랜시버 PHY 레이어 솔루션을 구성하는 세 가지 리소스를 정의하는 방법을 알아보십시오. |
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온라인 |
인텔 Arria 10개 및 인텔 Cyclone 10개의 FPGA 트랜시버 블록에 있는 클럭 리소스에 대해 알아보십시오. |
제목 |
설명 |
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직접 재구성 흐름을 사용하여 인텔 Cyclone 10GX FPGA 네이티브 PHY PMA 아날로그 매개변수 구현에 대해 알아보십시오. |
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직접 쓰기 방법을 사용하여 fPLL 스위칭 및 채널 재구성을 통해 인텔 Cyclone 10GX 동적 재구성을 수행하는 방법 |
직접 쓰기 방법을 사용하여 트랜시버 동적 재구성 기능 시뮬레이션을 인텔 Cyclone 10GX FPGA 분수 위상 잠금 루프(PLL) 스위칭 및 채널 재구성을 수행하는 방법을 알아보십시오. |
인텔 Cyclone 10GX FPGA 네이티브 PHY ATX PLL 스위칭, 임베디드 스트리머로 채널 재구성 및 채널 재보정을 통해 기능 시뮬레이션을 수행하는 방법을 알아보십시오. |
|
인텔 Arria 10 네이티브 PHY에서 임베디드 스트리머 및 재구성 프로파일을 사용하여 CDR refclk 선택 전환 방법 |
인텔 Arria 10 장치에서 임베디드 스트리머 및 여러 재구성 프로파일을 사용하여 클럭 데이터 복구(CDR) refclk를 전환하는 동적 재구성을 수행하는 방법을 알아보십시오. |
테스트 중인 두 장치를 구성하고, 트랜시버(XCVR) 툴킷을 시작하고, 칩 대 칩 인터페이스를 수행하고, 올바른 아날로그 설정을 찾는 방법을 알아보십시오. |
|
임베디드 스트리머를 사용하여 인텔 Arria 10 트랜시버용 TX PLL을 전환하기 위해 동적 재구성을 수행하는 방법 |
임베디드 스트리머를 사용하여 인텔 Arria 10 FPGA 트랜시버용 송신기(TX) PLL을 전환하는 동적 재구성을 수행하는 방법을 알아보십시오. |
인텔® FPGA 빠른 비디오
제목 |
설명 |
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이 비디오를 시청하여 동일한 물리적 트랜시버 채널에 동적 재구성을 통해 인텔 Arria 10 장치 심플렉스 트랜시버를 배치하는 방법을 알아보십시오. |
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이 비디오를 통해 전송(TX) 위상 잠금 루프(PLL) 스위칭 및 인텔 Arria 10개 장치의 임베디드 스트리머를 사용하여 데이터 속도 변경을 수행하는 방법을 알아보십시오. |
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이 4부로 구성된 비디오를 시청하여 인텔 Arria 10개의 FPGA 개발 키트에서 시연된 트랜시버 툴킷 응용 프로그램을 사용하는 방법을 알아보십시오. 이 비디오에서는 트랜시버에 대한 최적의 물리적 매체 부착(PMA) 설정을 얻는 방법을 설명합니다. |
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이 4부로 구성된 비디오를 시청하여 인텔 Arria 10개의 FPGA 개발 키트에서 시연된 트랜시버 툴킷 응용 프로그램을 사용하는 방법을 알아보십시오. 이 비디오에서는 트랜시버에 대한 최적의 PMA 설정을 얻는 방법을 설명합니다. |
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이 4부로 구성된 비디오를 시청하여 인텔 Arria 10개의 FPGA 개발 키트에서 시연된 트랜시버 툴킷 응용 프로그램을 사용하는 방법을 알아보십시오. 이 비디오에서는 트랜시버에 대한 최적의 PMA 설정을 얻는 방법을 설명합니다. |
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이 4부로 구성된 비디오를 시청하여 인텔 Arria 10개의 FPGA 개발 키트에서 시연된 트랜시버 툴킷 응용 프로그램을 사용하는 방법을 알아보십시오. 이 비디오에서는 트랜시버에 대한 최적의 PMA 설정을 얻는 방법을 설명합니다. |
|
인텔 Arria 10 트랜시버 프리 강조 기능의 기본 사항을 알아보십시오. 시뮬레이션된 파형과 실리콘 측정을 비교하십시오. |
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이 비디오를 시청하여 인텔 Arria 10개 장치의 임베디드 스트리머로 TX PLL 스위칭을 사용하여 데이터 속도 변경을 수행하는 방법을 알아보십시오. |
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임베디드 스트리머를 사용하여 인텔 Arria 10 장치 트랜시버 표준 PCS로 동적 재구성을 수행하는 방법을 알아보려면 이 비디오를 시청하십시오. |
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인텔® Advanced Link Analyzer 인텔 Arria 10 장치 트랜시버 IBIS-AMI 모델을 사용하여 신호 무결성 시뮬레이션을 수행하는 방법을 알아보려면 이 비디오를 시청하십시오. 또한 이 비디오는 아이 다이어그램 보고를 다룹니다. |
7. 디버그
도구
인텔 Stratix 10 장치 E-Tile 트랜시버 디버그 도구
디버그 도구는 두 개의 하위 도구로 구성됩니다.
- 상태 도구를 사용하면 PMA 매개변수를 읽고 재설정하고 파일에 로그인할 수 있습니다. 또한 적응 흐름(내부/외부 루프백, 초기 적응), 비트 오류 읽기 및 재설정을 수행할 수 있습니다.
- 튜닝 도구를 사용하면 10Gbps/28Gbps/56Gbps의 기본 라인 PMA 매개변수 구성으로 트랜시버를 조정할 수 있으며 사용자 지정 매개변수를 사용하여 PMA 매개변수를 쓸어 파일에 로그인할 수 있습니다. 이 도구를 사용하여 인텔 Stratix 10 장치 E-Tile에서 트랜시버 채널의 상태를 분석하십시오.
인텔 Stratix 10 장치 L-Tile/H-Tile 트랜시버 PHY 디버그 도구
이 디버그 도구는 네 개의 하위 도구로 구성됩니다.
- 전압 도구를 사용하면 수신기 데이터 샘플링 노드 및 송신기 노드의 전압을 측정할 수 있습니다.
- 채널 상태 도구를 사용하면 수신기 클럭 데이터 복구(CDR), 교정 상태, 루프백 상태 및 PRBS 생성기/체커 상태의 데이터에 잠긴 상태를 확인할 수 있습니다.
- 적응 상태 도구를 사용하면 골든 비트 설정에 대해 구성된 적응 등록 비트를 교차 확인할 수 있습니다 -Golden bits는 지정된 레지스터에 권장되는 비트 설정입니다.
- 눈 디버그 도구를 사용하면 눈 높이 및/또는 눈 너비를 측정할 수 있습니다.
이 도구를 사용하여 인텔 Stratix 10 장치 L-Tile/H-Tile에서 트랜시버 채널의 상태를 분석합니다.
인텔 Arria 10 장치 트랜시버 PHY - 결함 트리 분석기
이 대화형 오류 트리 분석기는 인텔 Arria 10 장치 트랜시버 PHY를 사용하는 동안 발생할 수 있는 문제 해결에 대한 지침을 제공합니다. 분석기는 다음 세 개의 섹션으로 구성됩니다.
- 네이티브 PHY 디버그
- 링크 튜닝 디버그
- 동적 재구성 디버그
이 오류 트리 분석기를 사용하여 트랜시버 PHY 문제를 해결하고 설계를 최대한 효율적으로 구현할 수 있습니다. 인텔 Arria 10 장치 트랜시버 PHY 디버그 도구와 함께 사용하십시오.
인텔 Arria 10 장치 트랜시버 PHY 디버그 도구
이 디버그 도구는 인텔 Stratix 10 버전과 동일한 4개의 하위 도구로 구성됩니다.
- 전압 도구를 사용하면 수신기 데이터 샘플링 노드 및 송신기 노드의 전압을 측정할 수 있습니다.
- 채널 상태 도구를 사용하면 수신기 클럭 데이터 복구(CDR), 교정 상태, 루프백 상태 및 PRBS 생성기/체커 상태의 데이터에 잠긴 상태를 확인할 수 있습니다.
- 적응 상태 도구를 사용하면 골든 비트 설정에 대해 구성된 적응 등록 비트를 교차 확인할 수 있습니다 -Golden bits는 지정된 레지스터에 권장되는 비트 설정입니다.
- 눈 디버그 도구를 사용하면 눈 높이 및/또는 눈 너비를 측정할 수 있습니다.
이 도구를 사용하여 인텔 Arria 10 장치에서 트랜시버 채널의 상태를 분석합니다.
지적 재산권(IP) 코어 릴리스 노트
인텔® Quartus® Prime Design Suite 릴리스 노트(참고: 트랜시버 네이티브 PHY IP 릴리스 노트는 이제 인텔® Quartus® Prime Design Suite 릴리스 노트에서 찾을 수 있습니다)
인텔 FPGA 장치 Errata
인텔 Stratix 10 장치
인텔 Cyclone 10 장치
인텔 Arria 10 장치
사용자 가이드
다음 사용자 가이드의 디버그 기능 장을 참조하십시오.
® 인텔 Agilex 7 장치
인텔 Stratix 10 장치
인텔 Cyclone 10 장치
인텔 Arria 10 장치
지식 기반 솔루션
트랜시버 레지스터 매핑 가이드
인텔 Stratix 10 장치
인텔 Cyclone 10 장치
인텔 Arria 10 장치
추가 리소스
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