문서 ID: 000073704 콘텐츠 형태: 문제 해결 마지막 검토일: 2015-02-12

Cyclone® V SoC UART에서 패리티를 강제 적용할 수 없는 이유는 무엇입니까?

환경

  • 인텔® Quartus® II 구독 에디션
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    Arria®V 및 Cyclone® V SoC UART는 패리티를 강제할 수 있는 유연성을 제공하지 않습니다. 따라서 UART lcr 레지스터 문서의 비트 5는 예약된 것으로 회색으로 표시됩니다.

    해결 방법

    인텔은 Cyclone V SoC 장치 제품군에 대해 이 기능을 지원할 계획이 없지만 인텔® Arria® 10 FPGAs에서 사용할 수 있습니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 5 제품

    Cyclone® V ST SoC FPGA
    Arria® V SX SoC FPGA
    Cyclone® V SX SoC FPGA
    Arria® V ST SoC FPGA
    인텔® Arria® 10 SX SoC FPGA

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    보증 제외

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