UniPHY를 사용하는 QDR II 및 QDR II SRAM 컨트롤러 또는 UniPHY를 사용하는 RLDRAM II 컨트롤러에 대해 VHDL을 선택하면 Verilog HDL IP 코어가 제공됩니다.

DisplayPort IP 코어는 설계에 대한 rx_vid_locked 신호를 어설션하지 않습니다. RBR 모드. 수신기에 데이터가 표시되지 않습니다.

시뮬레이션의 RBR 모드에서는 설계를 테스트할 수 없습니다. 시뮬레이션 테스트는 결국 일정 시간이 지나면 시간이 초과됩니다.

VHDL IP 코어를 생성하려면 다음 단계를 수행합니다.

1. 텍스트 편집기에서 <Quartus II 디렉토리>\ip\altera\uniphy\lib\altera_uniphy_qdrii_hw.tcl.�
2. 표시되는 문자열 ""LANGUAGE을 검색합니다 다음 코드에서: append param_str ",LANGUAGE=[get_generation_property HDL_LANGUAGE]"
3. 이 줄을 다음 코드로 변경합니다. append param_str ",LANGUAGE=vhdl"�
4. 문자열의 다음 항목을 계속 검색합니다 ""LANGUAGE는 다음 코드에 나타납니다.if {[string compare -nocase [get_generation_property HDL_LANGUAGE]� verilog] == 0} {� add_file /.v {SYNTHESIS SUBDIR}� puts "set_global_assignment -name VERILOG_FILE \[file� join $::quartus(qip_path) .v\]"� } else { add_file /.vhd {SYNTHESIS SUBDIR}� puts "set_global_assignment -name VHDL_FILE \[file join $::quartus(qip_path) .vhd\]" }�
5. if 줄, 줄,else 조건부 섹션의 코드 블록을 사용하여 코드가 에서 ""else 블록은 항상 다음과 유사하게 실행됩니다. 다음 코드:# if {[string compare -nocase [get_generation_property HDL_LANGUAGE] verilog] == 0} {� # add_file /.v {SYNTHESIS SUBDIR}� # puts "set_global_assignment -name VERILOG_FILE \[file join $::quartus(qip_path) .v\]"� # } else { add_file /.vhd {SYNTHESIS SUBDIR}� puts "set_global_assignment -name VHDL_FILE \[file join� $::quartus(qip_path) .vhd\]" # }
6. MegaWizard 인터페이스를 사용하여 UniPHY 기반 IP 코어.

Verilog HDL IP 코어를 생성하려면 원본 altera_uniphy_qdrii_hw.tcl 파일을 복원합니다.