문서 ID: 000073880 콘텐츠 형태: 문제 해결 마지막 검토일: 2019-06-06

Arria® V 장치 데이터시트의 RGMII TX_CLK 클록 주기 타이밍 허용 오차는 얼마입니까?

환경

BUILT IN - ARTICLE INTRO SECOND COMPONENT
설명

Arria® V 장치 데이터시트의 문제로 인해 TX_CLK 기간의 최소/최대 값은 HPS 사양 섹션의 이더넷 미디어 액세스 컨트롤러(EMAC) 타이밍 특성 표에 제공되지 않습니다.

해결 방법

Tclk 최소/최대 사양은 표 1을 참조하십시오.

표 1. Tclk 최소/최대 사양
기호설명일반최대 단위
티클크(1000Base-T) TX_CLK 클록 기간 7.2 8.0 8.8 Ns


이 문제는 Cyclone® V/Arria® V 장치 데이터시트의 향후 릴리스에서 수정될 예정입니다.

관련 제품

이 문서는 다음 항목에 적용됩니다. 2 제품

Arria® V ST SoC FPGA
Arria® V SX SoC FPGA

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