STRATIX 10 ES2 장치의 전용 클럭 입력 핀에서 LVDS IO에 대한 100Ohm 온칩 입력 종단을 켜거나 끄더라도 테스트 파형은 켜져 있을 때와 동일합니다. QSF 또는 할당 편집기에 의한 LVDS의 턴오프 입력 종료는 실제로 작동할 수 없습니다.
QSF 설정은 다음과 같습니다.
끄는 #To:
set_instance_assignment -name INPUT_TERMINATION OFF -to CLK_MPLL_FPGA_PL_REFCLK -entity termination_test
set_instance_assignment -name INPUT_TERMINATION OFF -to CLK_MPLL_FPGA_PS_REFCLK -entity termination_test
#To 전원을 켭니다.
set_instance_assignment -name INPUT_TERMINATION DIFFERENTIAL -to CLK_MPLL_FPGA_PL_REFCLK -entity termination_test
set_instance_assignment -name INPUT_TERMINATION DIFFERENTIAL -to CLK_MPLL_FPGA_PS_REFCLK -entity termination_test
소프트웨어는 버퍼의 방향에 관계없이 항상 Rd_termination ON으로 설정하고 있는 것으로 확인되었습니다. 입력 신호에 LVDS I/O 표준을 사용할 때 Rd_termination 켜고 끌 수 있는 것이 더 합리적입니다.
Quartus 프라임® 버전 18.1에서 수정하겠습니다.
Quartus prime® 버전 17.1.2 및 18.0의 경우 이 문제를 해결하기 위한 패치가 제공됩니다.