문서 ID: 000074014 콘텐츠 형태: 문제 해결 마지막 검토일: 2016-11-02

MAX 10 PLL 출력의 클럭 위상이 올바르지 않은 이유는 무엇입니까?

환경

  • 인텔® Quartus® Prime Standard Edition
  • PLL 인텔® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    Quartus® Prime Standard Edition 소프트웨어 버전 16.0의 문제로 인해 위상 편이 설정이 있는 Max® 10 ALTPLL IP는 TimeQuest 타이밍 분석기 클럭 보고서에 잘못된 값을 표시합니다.

    해결 방법

    이 문제는 Quartus Prime Standard Edition 소프트웨어 버전 16.0 업데이트 2에서 해결되었습니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 1 제품

    인텔® MAX® 10 FPGA

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