문서 ID: 000074076 콘텐츠 형태: 문제 해결 마지막 검토일: 2020-04-02

Stratix® V 장치의 초기화 단계에서 풀업이 약한 입력 3중 상태에서 LVDS I/O 표준으로 전환하는 동안 사용자 I/O 핀이 높게 구동됩니까?

환경

  • 인텔® Quartus® II 구독 에디션
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    예. 사용자 I/O 소자의 사양으로 인해 사용자 I/O 핀은 Stratix® V 장치의 초기화 단계에서 풀업이 약한 입력 트라이 스테이트에서 LVDS I/O 표준으로 전환하는 동안 높게 구동됩니다.

    해결 방법

    따라서 LVDS I/O 표준으로 설계된 사용자 I/O 핀의 상태는 초기화 단계에서 약한 풀업에서 VCCIO로, VCCIO에서 구동되는 하이 상태로 LVDS I/O 표준으로 변경됩니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 1 제품

    Stratix® V FPGA

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