트랜시버 재구성 컨트롤러 인텔® FPGA IP에서 Verilog HDL 경고가 발생하는 이유는 무엇입니까?

Quartus® II 소프트웨어 버전 12.1 이상의 문제로 인해 Stratix® V 트랜시버 재구성 컨트롤러 인텔 FPGA IP가 포함된 설계를 컴파일할 때 분석 및 합성 중에 다음 경고가 표시될 수 있습니다.

경고(10268): alt_xcvr_reconfig_soc.sv(169)의 Verilog HDL 정보: 항상 구문에 차단 및 비차단 할당이 모두 포함되어 있습니다.
경고(10268): alt_xcvr_reconfig_dfe_adapt_tap_sv.sv(302)의 Verilog HDL 정보: 항상 구문에 차단 및 비차단 할당이 모두 포함되어 있습니다.

이러한 경고는 무시해도 됩니다. 경고를 피하려면 매개변수 편집기에서 생성된 파일을 편집하여 표시된 줄 번호에서 차단 할당을 비차단 할당으로 변경합니다.

예를 들어,

mgmt_ram_offset = {RAM_BITS{1\'b0}};

로 변경되어야 합니다.

mgmt_ram_offset <= {RAM_BITS{1\'b0}};;

또한, 라인

ctrl_wdata = save_ctrl_reg13;

로 변경되어야 합니다.

ctrl_wdata <= save_ctrl_reg13;

이 문제는 Quartus II 소프트웨어 버전 13.0 SP1에서 해결되었습니다.