설명
Quartus® II 소프트웨어의 제한으로 인해 Verilog HDL이 출력 시뮬레이션 넷리스트 형식으로 지정된 AHDL로 작성된 설계의 경우 다차원 포트는 출력 넷리스트에서 개별 단일 비트 포트로 분할됩니다.
해결 방법
이 제한을 해결하려면 Verilog HDL 대신 VHDL에서 출력 시뮬레이션 넷리스트를 생성하십시오.