문서 ID: 000074184 콘텐츠 형태: 문제 해결 마지막 검토일: 2013-11-05

DDR2 UniPHY 컨트롤러 인터페이스가 연속 읽기 또는 쓰기 명령에 대해 50%만 효율적인 이유는 무엇입니까?

환경

    인텔® Quartus® II 구독 에디션
BUILT IN - ARTICLE INTRO SECOND COMPONENT
설명

DDR2 UniPHY 및 ALTMEMPHY 코어에서 사용하는 고성능 컨트롤러 II(HPCII)는 다른 모든 컨트롤러 클럭 주기()에서 연속 읽기/쓰기 명령을 실행합니다.afi_clk

1/2 속도 컨트롤러에 대해 버스트 길이가 4로 설정된 경우 컨트롤러는 버스에서 최대 효율의 50%만 사용합니다. 이는 버스트 길이 4 구현에 대한 절반 속도 컨트롤러의 예상 동작입니다.

해결 방법

두 가지 해결 방법이 있습니다.

  1. 버스트 길이를 4로 설정할 때 전체 속도 HPCII 컨트롤러를 사용합니다.
  2. 버스트 길이를 8로 설정할 때 절반 속도 HPCII 컨트롤러를 사용합니다.

관련 제품

이 문서는 다음 항목에 적용됩니다. 8 제품

Stratix® V GT FPGA
Stratix® V E FPGA
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Stratix® IV GX FPGA
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