설명
UniPHY 기반 DDR3, DDR2, QDRII/ 및 RLDRAM II 메모리 컨트롤러 IP에 의해 생성된 SDC 타이밍 제약 파일에 알려진 문제가 있습니다. 이 SDC 파일에 사용된 create_generated_clock 제약 조건은 derive_pll_clocks 함수 호출과 호환되지 않습니다. 설계에 derive_pll_clocks 기능을 활용하는 다른 SDC 파일이 포함된 경우 TimeQuest에서 UniPHY PLL 클럭 제약 조건을 무시하고 메모리 인터페이스 타이밍 위반으로 이어질 수 있습니다.
이 문제는 Quartus II 소프트웨어 버전 10.0 SP1 이하의 UniPHY® 기반 메모리 컨트롤러 IP를 사용하는 모든 설계에 영향을 미칩니다. 이러한 버전의 Quartus II 소프트웨어에서 문제를 해결하려면 UniPHY IP 생성 SDC가 먼저 소싱되었는지 확인하십시오(설계의 다른 SDC 파일보다 먼저). 이는 QIP 파일이 "프로젝트에 파일 추가" 설정 창 및/또는 QSF 파일에서 참조되는 첫 번째 디자인 파일인지 확인하여 수행할 수 있습니다.
이 문제는 Quartus II 소프트웨어 버전 10.1에서 해결되었습니다. UniPHY IP 인스턴스를 재생성하여 SDC 호환성 문제를 해결합니다.