문서 ID: 000074248 콘텐츠 형태: 문제 해결 마지막 검토일: 2019-04-01

인텔® Max® 10 듀얼 구성 인텔 FPGA IP 코어가 오프셋 2에서 한 번의 작업으로 여러 레지스터의 읽기 작업을 트리거할 수 있습니까?

환경

  • 인텔® Quartus® Prime Pro Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    예. 인텔® Max® 10 듀얼 구성 인텔 FPGA IP 코어에서는 오프셋 4, 5, 6 및 7의 읽기 작업 전에 오프셋 2에서 원하는 작업을 트리거해야 합니다. 오프셋 2에는 4개의 레지스터에서 읽기 작업을 트리거하는 4비트가 있습니다. 이 비트는 원-핫이 아닙니다. 따라서 오프셋 2에서 여러 비트를 활성화하여 여러 레지스터에서 읽기 작업을 트리거할 수 있습니다.

    오프셋 2 작업 후 ubusy de-assertion까지의 시간은 읽을 레지스터 수가 증가함에 따라 길어진다는 점에 유의하십시오.

    해결 방법

    인텔® MAX® 10 FPGA 구성 사용 설명서의 표 36을 참조하십시오.

    관련 제품

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    인텔® MAX® 10 FPGA

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