문서 ID: 000074262 콘텐츠 형태: 문제 해결 마지막 검토일: 2021-12-17

잘못 구성된 fPLL 출력 클럭을 트랜시버 네이티브 PHY IP로 구성된 외부 PLL 모드에 연결할 때 Stratix® V 및 Arria® V 장치에서 이 오류가 표시됩니다.

환경

  • 인텔® Quartus® Prime Standard Edition
  • PLL
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    잘못 구성된 fPLL 출력 클럭을 트랜시버 네이티브 PHY IP로 구성된 외부 PLL 모드에 연결할 때 Stratix® V 및 Arria® V 장치에서 이 오류가 표시됩니다.

    에러 메시지:

    오류: 클럭 디바이더 매개 변수 'data_rate'이(가) 노드 'native_phy_top:inst|altera_xcvr_native_sv:native_phy_top_inst|sv_xcvr_native:gen_native_inst.xcvr_native_insts[0].gen_bonded_group_native.xcvr_native_inst|sv_pma:inst_sv_pma|sv_tx_pma:tx_pma.sv_tx_pma_inst|sv_tx_pma_ch 노드에서 잘못된 값 'xxxx.x Mbps'로 설정되었습니다. tx_pma_insts[0].sv_tx_pma_ch_inst|tx_pma_ch.tx_cgb'입니다. 정보: "xxx.x Mbps"는 유효한 값입니다.

    해결 방법

    fPLL은 올바른 작동을 위해 기본 PHY 데이터 속도의 절반 주파수로 구성되어야 합니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 2 제품

    Arria® V GX FPGA
    Stratix® V GX FPGA

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    1

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