문서 ID: 000074281 콘텐츠 형태: 문제 해결 마지막 검토일: 2020-09-25

ALTPLL 인텔® FPGA IP에서 MIF/HEX 파일을 사용하여 재구성할 때 잘못된 출력 클럭 주파수가 생성되는 이유는 무엇입니까?

환경

  • 인텔® Quartus® Prime Standard Edition
  • IOPLL 재구성 인텔® FPGA IP
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    512를 초과하는 C 카운터로 출력 클럭 주파수를 생성하면 포스트 스케일 카운터 캐스케이딩이 구현됩니다. C 카운터가 512를 초과하는 ALTPLL 인텔® FPGA IP에서 MIF/HEX를 생성하는 경우 계단식 C 카운터는 지원되지 않습니다. 재구성 후 출력 클럭 주파수가 올바르지 않을 수 있습니다.

    해결 방법

    ALTPLL 인텔® FPGA IP에 출력 클럭 매개변수 입력을 활성화하고 출력 클럭 매개변수를 수동으로 조정합니다. 그림 1과 같이 MIF/HEX 파일을 생성하기 전에 C-카운터가 값 512를 초과하지 않고 내부 설정이 스케일 후 카운터 캐스케이딩을 주입하지 않는지 확인합니다.

    그림 1.

    대안으로 GCLK(Global Clock) 네트워크를 통해 일반 또는 직접 모드에서 PLL을 캐스케이딩하여 원하는 출력 클럭 주파수를 얻을 수 있습니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 11 제품

    Cyclone® IV FPGA
    Arria® FPGA
    Stratix® IV FPGA
    Stratix® III FPGA
    Arria® II GX FPGA
    Cyclone® II FPGA
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    Cyclone® FPGA
    Stratix® II FPGA
    Cyclone® III FPGA
    Stratix® FPGA

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