문서 ID: 000074338 콘텐츠 형태: 문제 해결 마지막 검토일: 2014-07-17

|s0|rst_controller|alt_rst_sync_uq1|reset_out에 대한 전역 신호 할당이 UniPHY 기반 DDR3 컨트롤러 IP에서 무시되는 이유는 무엇입니까?

환경

  • 인텔® Quartus® II 구독 에디션
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    UniPHY 기반 DDR3 IP pin_assignments.tcl 스크립트가 실행되고 프로젝트가 컴파일된 후 Quartus® II 소프트웨어 Ignored Assignments Fitter 보고서에 재설정 신호 <instance_name>|s0|rst_controller|alt_rst_sync_uq1|reset_out에 대한 전역 신호 할당이 잘못 표시됩니다.

    해결 방법

    이 무시된 전역 할당은 레거시 코드 할당으로 인해 발생하며 무시할 수 있습니다.

    이 문제는 Quartus® II 소프트웨어 버전 14.1부터 해결됩니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 4 제품

    Stratix® V GX FPGA
    Stratix® V E FPGA
    Stratix® V GS FPGA
    Stratix® V GT FPGA

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    보증 제외

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