문서 ID: 000074347 콘텐츠 형태: 문제 해결 마지막 검토일: 2020-12-03

인텔® Cyclone® 10 LP 코어 패브릭 및 범용 I/O 핸드북의 패시브 직렬 구성 블록 다이어그램에 표시된 DATA[0] 연결에 알려진 문제가 있습니까?

환경

  • 인텔® Quartus® Prime Pro Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    예, 인텔® Cyclone® 10 LP 코어 패브릭 및 범용 I/O 핸드북 버전 2020.05.21 이하에서는 6.1.2장, 그림 89 및 90에서 사용할 수 있는 블록 다이어그램의 DATA[0] 연결에 문제가 있습니다. 이 다이어그램은 인텔® Cyclone® 10 LP FPGA과 메모리 장치 간의 DATA[0]에 대한 직접 연결을 잘못 보여줍니다.

    해결 방법

    DATA[0] 핀은 아래와 같이 CPLD 또는 마이크로프로세서와 같은 외부 호스트에 연결해야 합니다.

    이 문제는 인텔® Cyclone® 10 LP 코어 패브릭 및 범용 I/O 핸드북의 향후 릴리스에서 수정될 예정입니다

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 1 제품

    인텔® Cyclone® 10 LP FPGA

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