설명
IOPLL IP 코어 사용 설명서에는 잠긴 출력 포트의 동작에 대한 정보가 포함되어 있지 않습니다.
잠긴 출력 포트는 입력 클록에 대한 PLL 잠금의 세 단계 동안 다음과 같은 방식으로 작동합니다.
Stage 1: PLL이 활성 재설정(재설정 = HIGH) 상태로 유지되면 잠금 신호가 LOW입니다.
Stage 2: PLL이 더 이상 활성 리셋(리셋 = LOW) 상태가 아니지만 입력 클럭이 안정적이지 않은 경우 PLL이 기준 클럭에 고정되지 않는 한 잠금 신호는 LOW입니다.
3단계: PLL이 더 이상 활성 리셋(리셋 = LOW) 상태가 아니고 입력 클럭이 안정적일 때 IP 코어에 의해 노출된 잠금 신호는 디지털 필터를 통과합니다. 필터는 들어오는 잠금 신호가 연속적으로 25클록 사이클 동안 어서트된 경우에만 외부 잠금 신호를 어서트합니다.
이 후에도 PLL이 잠금을 잃지 않으면 PLL이 잠금을 획득하려고 할 때 외부 잠금 신호가 전환되지 않아야 합니다. 들어오는 잠금 신호가 연속 2클록 사이클 동안 LOW(잠금 손실)일 때 외부 잠금 신호가 해제됩니다.
해결 방법
설명서는 향후 릴리스에서 업데이트될 예정입니다.