인텔은 다중 PLL 동적 재구성 기능을 사용할 때 Stratix® IV 장치의 기능 시뮬레이션 및 하드웨어에서 문제를 발견했습니다. 이 다중 PLL 기능을 사용하면 트랜시버 채널을 재구성하여 트랜시버 블록 외부에 있는 추가 송신기 PLL을 수신할 수 있습니다.
기능 시뮬레이션에서 이 기능을 사용하면 트랜시버 블록 내의 송신기 PLL에서 트랜시버 블록 외부의 송신기 PLL(CMU/ATX)로 전환할 때 tx_clkout 주파수가 올바르지 않다는 것을 알 수 있습니다. 하드웨어에서 Quartus® II 소프트웨어는 예상대로 여러 인스턴스 간에 송신기 PLL을 병합하지 않습니다.
이 문제는 다음 예제에서 자세히 설명합니다. 다음과 같은 요구 사항이 있는 디자인을 고려합니다
- OTU1 데이터 속도(2.666Gbps)로 실행되는 채널 1개(그림 참조)
- OTU1, 파이버 채널 4G(4.25G) 및 SONET OC48(2.488Gbps) 간에 전환할 수 있는 채널(그림 B) 1개
- 위의 두 채널을 두 개의 서로 다른 트랜시버 블록에 배치해야 한다고 가정합니다.
이 디자인을 구현하려면 아래와 같이 두 개의 ALTGX 인스턴스를 인스턴스화하고 다중 PLL 재구성 기능을 사용해야 합니다(옵션 - "추가 CMU/ATX PLL 사용..." ALTGX Megawizard™의 재구성 설정 화면에서)
- ALTGX 인스턴스 1: 채널 A, 기본 PLL이 PLL2 로 2666Mbps로 실행됩니다.
- ALTGX 인스턴스 2: 채널 B, 기본 PLL은 PLL 0(0 은 PLL의 논리적 참조 인덱스)으로 4250Mbps, 추가 PLL은 PLL1 로 2488.32Mbps 및 PLL2 는 2666Mbps로 실행
두 ALTGX 인스턴스 모두에서 동일한 수의 입력 참조 클럭을 유지합니다. 이는 아래 3단계에 설명된 대로 두 인스턴스 간에 PLL2를 공유하는 데 필요합니다.
이 설계 구성의 경우 그림 1과 같이 이를 달성하기 위해 3개의 PLL만 필요합니다.
그림 1.다중 PLL 재구성 예 설계 시나리오
기능 시뮬레이션의 문제 :
기능 시뮬레이션에서 'TX PLL선택으로 채널 재구성' 모드를 사용하여 PLL0에서 PLL 2로 전환하면 tx_clkout 주파수가 올바르지 않다는 것을 알게 됩니다. 해결 방법은 다음과 같습니다.
CMU PLL이 '외부 트랜시버 블록 PLL'인 경우:
- '외부 트랜시버 블록 PLL'(PLL2)에서 TX PLL 재구성을 수행한 다음
- 원하는 채널(채널 B)에서 '채널 및 TX PLL 선택'을 수행하여 이 '외부 트랜시버 블록 PLL'로 전환
ATX PLL이 '외부 트랜시버 블록 PLL'인 경우:
- ATX PLL에 대한 재구성은 지원되지 않습니다.
- 따라서 ATX PLL(PLL 2)을 기본 PLL(채널이 수신하는 기본 PLL)로 만든 다음
- 트랜시버 블록 내에서 CMU PLL(PLL0)로 전환했다가 다시 전환합니다.
하드웨어 문제
QII 소프트웨어는 잘못된 두 인스턴스 간에 PLL2 를 병합하지 않습니다.
두 ALTGX 인스턴스의 PLL2 를 하나의 물리적 송신기 PLL 위치로 병합하려면 다음 단계를 수행하십시오
1) 할당 편집기에서 GXB TX PLL Reconfiguration 그룹 설정을 생성하고 두 인스턴스의 tx_dataout에 대해 동일한 값(예: 0 또는 1, 2 등)을 할당합니다.
2) 트랜시버 블록 외부의 채널에 클럭을 제공하는 TX PLL의 위치를 수동으로 할당합니다. 이 예에서는 PLL2입니다. 아래 단계는 수동 위치 할당 방법을 보여줍니다.
- 컴파일 보고서에 있는 Fitter 옵션의 리소스 섹션에서 GXB 송신기 PLL을 선택합니다.설계에 사용된 모든 PLL에 대한 송신기 PLL 노드 정보를 볼 수 있습니다.
- PLL2의 경우 동일한 노드에 대해 두 개의 위치 할당을 볼 수 있습니다(예:tx_pll_edge0)
- tx_pll_edge0에 대한 두 위치 중 하나를 사용하고 그림 2와 같이 할당 편집기에서 수동으로 할당합니다
그림 2.송신기 PLL 수동 할당
x, y 좌표와 연관된 PLL의 물리적 위치에 대한 정보는 AN578: Stratix IV GX 및 GT 장치에서 CMU PLL 및 ATX PLL의 수동 배치를 참조하십시오.
3) 래퍼 파일을 수정하여 ALTGX 인스턴스에서 ' txplledge<x>.inclk<>' 매개 변수를 동일하게 만듭니다.
이 예제 시나리오의 경우 인스턴스 2 래퍼 파일에는 다음 매개 변수가 표시됩니다
tx_pll_edge0.inclk0_input_period = 9412,
tx_pll_edge0.inclk1_입력_기간 = 6430,
tx_pll_edge0.inclk2_input_period = 6002,
인스턴스 1 래퍼 파일에는 다음 매개 변수가 표시됩니다
tx_pll_edge0.inclk0_input_period = 0,
tx_pll_edge0.inclk1_입력_기간 = 0,
tx_pll_edge0.inclk2_input_period = 6002,
QII 소프트웨어는 입력 참조 클럭 매개변수(INCLK INPUT PERIOD) 간에 불일치가 있는 경우 두 인스턴스의 PLL2를 병합할 수 없습니다.
따라서 최대 PLL 수가 있는 instance2의 tx_pll_edge<>. 매개 변수를 지정하고 instance1의 래퍼에 포함합니다 . 다음은 instance1에 필요한 변경 내용입니다.
tx_pll_edge0.inclk0_input_period = 9412,
tx_pll_edge0.inclk1_입력_기간 = 6430,
tx_pll_edge0.inclk2_input_period = 6002,
3) 설계를 컴파일하고 컴파일 보고서의 Fitter 옵션의 리소스 섹션에서 GXB 송신기 PLL을 관찰합니다.
이제 두 인스턴스의 송신기 PLL이 단일 물리적 위치(예:HSSIPLL_X119_Y10_N135)로 병합된 것을 확인할 수 있습니다.