문서 ID: 000074505 콘텐츠 형태: 문제 해결 마지막 검토일: 2019-10-11

코어 모드로 구성된 인텔® Stratix 10 fPLL FPGA IP를 사용할 때 동적 재구성 작업이 실패하는 이유는 무엇입니까?

환경

    인텔® Quartus® Prime Pro Edition
BUILT IN - ARTICLE INTRO SECOND COMPONENT
설명

인텔® Quartus® Prime Pro Edition 소프트웨어 버전 19.3 이하의 문제로 인해 인텔 Stratix 10 L-tile 또는 H-tile FPGA 장치를 대상으로 지정할 때 코어 모드에서 인텔 Stratix® 10 fPLL FPGA IP를 구성할 때 IP 편집기에 동적 재구성 탭이 표시됩니다.

그러나 코어 모드로 구성된 경우 인텔 Stratix 10 fPLL FPGA IP에 대해서는 동적 재구성 기능이 지원되지 않습니다.

해결 방법

이 문제를 해결하려면 설계에 동적 재구성 기능이 필요한 경우 해당하는 경우 코어 모드에서 인텔® Stratix® 10 fPLL FPGA IP를 구성하지 마십시오.

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인텔® Stratix® 10 FPGA 및 SoC FPGA

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