문서 ID: 000074539 콘텐츠 형태: 문제 해결 마지막 검토일: 2017-08-11

인텔® Arria® 10 FPGA IOPLL 출력 클럭의 동적 위상 편이가 간헐적으로 실패하는 이유는 무엇입니까?

환경

  • 인텔® Quartus® Prime Standard Edition
  • IOPLL 인텔® FPGA IP
  • PLL 재구성 인텔® FPGA IP
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    동적 위상 편이 기능은 특정 시드 기반 컴파일의 인텔® Arria® 10 FPGA IOPLL 인텔® FPGA IP 코어에서 실패할 수 있습니다. 이 문제는 인텔® Quartus® Prime 소프트웨어의 고급 피팅 옵션에서 Spectra Q Physical Synthesis를 활성화한 경우에 발생할 수 있습니다. IOPLL의 동적 위상 편이 포트를 사용하거나 PLL 재구성 인텔 FPGA IP 코어를 사용하여 위상 편이를 수행하는 경우 이 문제가 발생할 수 있습니다. 이 문제는 IOPLL의 동적 재구성 논리에만 격리되며 IP의 다른 부분에는 영향을 주지 않습니다.

    해결 방법

    이 문제를 해결하려면 IOPLL 인텔 FPGA IP 변형만 또는 전체 설계에 대해 Spectra Q Physical Synthesis 설정을 OFF로 설정합니다. 이 설정은 기본적으로 꺼져 있으며 다음에서 찾을 수 있습니다.

    할당 -> 설정 -> 컴파일러 설정 -> 고급 피팅 설정 -> 스펙트럼 Q 물리적 합성.

    이 문제는 인텔 Quartus Prime 소프트웨어의 향후 버전에서 수정될 예정입니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 1 제품

    인텔® Arria® 10 FPGA 및 SoC FPGA

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