설명
얻은 tx_coreclock이 홀수 직렬화 계수에 대한 예상 tx_coreclock 빈도의 절반임을 알 수 있습니다.
해결 방법
RTL 해결 방법은 tx_coreclock에 대한 다른 PLL 출력(clk2)을 생성하여 수정합니다.
1. Altera®Soft LVDS IP 생성 후 다음 파일을 편집합니다.
- <toplevel_name>_sim/<toplevel_name>.v
- <toplevel_name>/<toplevel_name>_002.v
2. clk2 매개 변수를 추가하고 각 모듈에서 위에서 언급한 파일에 대해 다음과 같이 변경하여 PLL을 편집합니다.
- 모듈 <toplevel_name>_002 (<toplevel_name>/<toplevel_name>_002.v)
- 모듈 <toplevel_name>(<toplevel_name>_sim/<toplevel_name>.v)
1단계:-'defparam' 섹션에 clk2 추가
lvds_tx_pll.clk2_divide_by = clk1_divide_by 값
lvds_tx_pll.clk2_multiply_by = 2* clk1_multiply_by 값
lvds_tx_pll.clk2_phase_shift = clk1_phase_shift 값
2단계:- tx_coreclock 할당에 주석을 달고 그림과 같이 PLL에서 생성된 클럭(CLK2)을 tx_coreclock에 추가합니다.
tx_coreclock = slow_clock,
tx_coreclock = wire_lvds_tx_pll_clk[2],
이 해결 방법은 인텔 Quartus® Prime Standard Edition 소프트웨어 버전 16.0 이상에서 구현되었습니다.