문서 ID: 000074590 콘텐츠 형태: 문제 해결 마지막 검토일: 2014-12-30

UniPHY와 함께 DDR3 또는 DDR2 SDRAM 하드 메모리 컨트롤러를 사용할 때 하드웨어에서 DQS 쓰기 프리앰블(tWPRE) 위반이 표시되는 이유는 무엇인가요?

환경

    인텔® Quartus® II 구독 에디션
    외부 메모리 인터페이스 디버그 구성 요소 인텔® FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
설명

Quartus® II 소프트웨어의 문제로 인해 UniPHY와 함께 하드 메모리 컨트롤러를 사용할 때 오실로스코프에서 신호를 프로빙할 때 tWPRE 타이밍 위반이 관찰될 수 있습니다. 이 문제는 병렬 종단 회로(읽기 OCT)가 DQS 쓰기 프리앰블의 스퀠칭을 방지할 수 있을 만큼 일찍 직렬 종단 모드로 전환되지 않기 때문에 발생합니다.

해결 방법

이 문제는 하드웨어 작동에 영향을 주지 않습니다. 자세한 내용은 인텔® IPS 지원팀 에 문의하십시오.

관련 제품

이 문서는 다음 항목에 적용됩니다. 9 제품

Arria® V ST SoC FPGA
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