중요 문제
설명
DQS 및 DQSn 신호는 쓰기 후 추가 펄스를 생성합니다 HPC 아키텍처와 함께 절반 속도 DDR 또는 DDR2 SDRAM을 사용하는 설계에 적합합니다.
컨트롤러가 쓰기 후 DM 핀을 높게 어설션하기 때문입니다 버스트, 추가 펄스로 인해 잘못된 데이터가 기록되지 않습니다. 메모리에.
이 문제는 절반 속도 DDR 또는 DDR2를 사용하는 모든 설계에 영향을 줍니다 HPC 아키텍처 및 대상 Arria II GX, Stratix III를 탑재한 SDRAM, 또는 Stratix IV 장치.
보드가 DM 핀을 사용하지 않는 경우 잘못된 데이터일 수 있습니다. 메모리에 기록됩니다.
해결 방법
대신 HPC II 아키텍처를 사용하십시오.
이 문제는 DDR의 향후 버전에서 수정될 예정입니다. ALTMEMPHY IP 탑재 DDR2 SDRAM 컨트롤러.