문서 ID: 000074624 콘텐츠 형태: 제품 정보 및 문서 마지막 검토일: 2017-12-05

단일 레인에서 고속(HS) 및 저속 저전력(LP) TX 모드를 모두 갖춘 MIPI D-PHY 솔루션을 구현하는 방법은 무엇입니까?

환경

  • 인텔® Quartus® Prime Pro Edition
  • ASMI Parallel II 인텔® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    MIPI D-PHY 구현의 경우 고속(HS) TX 핀에 대한 차동 I/O 표준과 저전력(LP) TX 핀에 대한 단일 종단 I/O 표준을 할당해야 합니다. 저전력(LP) TX 핀이 데이터를 전송할 때 고속(HS) 핀을 세 번 지정해야 합니다.

    그러나 고속(HS) TX 핀의 차동 I/O는 삼중 상태가 불가능하기 때문에 고속(HS) TX 모드에서 2개의 단일 종단 I/O 표준을 적용할 수 있습니다.

    예를 들어, 고속(HS) TX 핀에 차동 HSTL 1.8V 대신 2개의 단일 종단 HSTL 1.8V를 사용할 수 있습니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 1 제품

    Cyclone® IV FPGA

    추가적 도움이 필요하십니까?

    지원팀 연락처

    보증 제외

    1

    본 사이트의 모든 게시물 및 콘텐츠 사용은 Intel.com 이용 약관이 적용됩니다.

    이 페이지의 콘텐츠는 원본 영어 콘텐츠에 대한 사람 번역 및 컴퓨터 번역의 조합으로 완성되었습니다. 이 콘텐츠는 편의와 일반적인 정보 제공을 위해서만 제공되었으며, 완전하거나 정확한 것으로 간주되어선 안 됩니다. 이 페이지의 영어 버전과 번역 간 모순이 있는 경우, 영어 버전이 우선적으로 적용됩니다. 이 페이지의 영어 버전을 확인하십시오.