문서 ID: 000074628 콘텐츠 형태: 문제 해결 마지막 검토일: 2019-03-15

병렬 플래시 로더 II가 인텔® Stratix® 10개의 장치를 인텔® FPGA IP 구성할 수 없는 이유는 무엇입니까?

환경

  • 인텔® Quartus® Prime 디자인 소프트웨어
  • MicroBlaster™ 패스트 패시브 병렬 소프트웨어 드라이버
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    Paraller Flash Loader II 인텔® FPGA IP(PFLII IP)는 먼저 CONF_DONE 이 낮은지 확인합니다. IP가 이미 높으면 구성을 진행하지 않습니다. 이것이 PFLII IP가 인텔® Stratix® 10개의 디바이스를 구성할 수 없는 이유입니다.

    해결 방법

    CONF_DONE CONF_DONE로 당겨지고 INIT_DONE 더 이상 VCCIO_SDM으로 끌어올릴 필요가 없는지 확인하십시오.

    SDMIO_0과 SDM_16는 처음에 풀다운됩니다. 따라서 풀업 및 내부 풀다운 저항에 의한 중간 전압 레벨로 인해 PFLII IP 사용 시 구성 오류가 발생할 수 있습니다.

    PFLII IP CONF_DONE 작동 시작 조건으로 낮은 신호를 모니터링합니다. 이 요구 사항은 인텔® Stratix® 10개 장치에 대해 변경되었습니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 1 제품

    인텔® Stratix® 10 FPGA 및 SoC FPGA

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