문서 ID: 000074671 콘텐츠 형태: 문제 해결 마지막 검토일: 2019-07-12

인텔® Stratix® 10 MLAB RAM이 VHDL 넷리스트를 사용한 게이트 레벨 시뮬레이션에서 알 수 없는 출력 값을 생성하는 이유는 무엇입니까?

환경

  • 인텔® Quartus® Prime Pro Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    인텔® Quartus® Prime Pro Edition 소프트웨어 버전 19.1 이하에서 인텔® Stratix® 10 장치 시뮬레이션 모델의 문제로 인해 VHDL 넷리스트(*.vho)를 사용하는 게이트 레벨 시뮬레이션에서 알 수 없는(x) MLAB RAM 출력 값이 표시될 수 있습니다.

    해결 방법

    이 문제를 해결하려면 게이트 레벨 시뮬레이션에서 MLAB RAM에 대한 Verilog netlist(*.vo)를 사용합니다.

    이 문제는 인텔® Quartus® Prime Pro/Standard Edition 소프트웨어 버전 19.3부터 해결됩니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 1 제품

    인텔® Stratix® 10 FPGA 및 SoC FPGA

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