문서 ID: 000074672 콘텐츠 형태: 문제 해결 마지막 검토일: 2019-03-22

인텔® Stratix® 10개 장치에서 부분 재구성을 사용하는 외부 호스트 인터페이스의 타이밍 매개변수는 무엇입니까?

환경

  • 인텔® Quartus® Prime Pro Edition
  • 부분 재구성 외부 구성 컨트롤러 Stratix® 10 인텔® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    인텔® Stratix® 10 디바이스에서 부분 재구성을 위해 외부 호스트를 사용하려는 경우 부분 재구성 외부 구성 컨트롤러 Stratix 10 인텔 FPGA IP 사용합니다. 이 IP는 구성 체계에 따라 사용자 모드 중에 부분 재구성을 위해 전용 구성 핀을 예약합니다.

    해결 방법

    활성 직렬 x4 구성 체계를 선택하는 경우 인텔® Stratix® 10 장치 데이터시트의 AS 구성 타이밍 매개변수를 고려해야 합니다.

    AVST x8/16/32 구성 체계를 선택하는 경우 인텔® Stratix® 10 장치 데이터시트에서 스트리밍 구성 타이밍 매개 변수를 Avalon® 고려해야 합니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 1 제품

    인텔® Stratix® 10 FPGA 및 SoC FPGA

    추가적 도움이 필요하십니까?

    지원팀 연락처

    보증 제외

    1

    본 사이트의 모든 게시물 및 콘텐츠 사용은 Intel.com 이용 약관이 적용됩니다.

    이 페이지의 콘텐츠는 원본 영어 콘텐츠에 대한 사람 번역 및 컴퓨터 번역의 조합으로 완성되었습니다. 이 콘텐츠는 편의와 일반적인 정보 제공을 위해서만 제공되었으며, 완전하거나 정확한 것으로 간주되어선 안 됩니다. 이 페이지의 영어 버전과 번역 간 모순이 있는 경우, 영어 버전이 우선적으로 적용됩니다. 이 페이지의 영어 버전을 확인하십시오.